梁赫西， 謝虎城

(湖北師范學院教育信息與技術學院，湖北 黃石 435002)

0 引言

近年來，IEEE 802.11無線網(wǎng)絡得到了高速的發(fā)展，其中IEEE 802.11WLAN協(xié)議支持多傳輸速率，無線節(jié)點可動態(tài)調(diào)整傳輸速率來獲得較高的傳輸性能，其憑借高速率、高開放性等特點被廣泛應用于無線局域網(wǎng)領域[1－2].Viterbi譯碼器作為無線網(wǎng)絡智能終端設備的重要組成部分，要求其能夠根據(jù)不同的信道環(huán)境來調(diào)整調(diào)制方式，自適應的配置系統(tǒng)參數(shù)，實現(xiàn)更為高效的可靠通信.因此，研究低功耗自適應Viterbi譯碼器在無線移動手持終端領域具有重要的意義[3－4].

Viterbi譯碼算法于1967年由viterbi提出，它是一種最大似然譯碼算法;其在譯短約束長度的卷積碼時性能甚佳，算法實現(xiàn)容易，從而廣泛應用于移動通信系統(tǒng)中;為了進一步提高譯碼速度同時更好的控制硬件資源規(guī)模有效降低功耗，自適應Viterbi譯碼器一直為研究的熱點，Chen Jinghu等人[5]對打孔與非打孔情況下譯碼深度進行了研究，分別給出了最佳譯碼深度，但在移動性上具有一定的局限性.張維津等人[7]對用于無線手持終端設備的自適應Viterbi譯碼器在硬件資源占用及低功耗方面給出了一定的優(yōu)化，但在實際應用上仍不是很理想.

圖1 自適應Viterbi譯碼器總體結構設計

本文針對適用于無線收發(fā)手持移動設備中的Viterbi譯碼器進行了優(yōu)化，給出了譯碼器的最佳譯碼深度，設計了參數(shù)自動配置模塊.經(jīng)過仿真及大量實測數(shù)據(jù)驗證，設計完全滿足自適應配置要求，硬件資源占用、譯碼延遲、系統(tǒng)功耗均得到較大程度的優(yōu)化.

1 自適應Viterbi譯碼器優(yōu)化設計

1.1 Viterbi譯碼器基本結構

自適應Viterbi譯碼器總體結構如圖1所示.

圖中rate為無線收發(fā)器檢測到的通信數(shù)據(jù)編碼率，譯碼器自適應模塊(DECODER_CONTROLLER)根據(jù)編碼率，自動選擇參數(shù)進行系統(tǒng)配置.同時，地址生成單元(ADD_GEN)為相應存儲控制單元(SMU)分配地址，對分支度量單元(BMU)幸存路徑的存儲進行管理，從而使得在不同的通信編碼率下自適應的獲得最佳譯碼深度.

1.2 分支度量單元設計

分支度量單元(BMU)主要通過接收來自信道經(jīng)量化后的判決信息，根據(jù)判決信息計算各分支的度量.本文采用了軟判決及歐氏距離(euclidean distance)計算方法.

若以BM代表分支度量，則:

式中，n為時間間隔，j是要計算的第 j條路徑，Si(n)是進入譯碼器的i級量化的軟判決數(shù)據(jù).

為了進一步降低分支度量硬件實現(xiàn)的復雜度，設計對軟判決時歐氏距離公式進行了簡化，若判決位數(shù)為3位，則原始計算公式為

該操作涉及乘法及開方運算，在硬件實現(xiàn)上較為復雜，設計對其簡化為絕對值和的形式.

通過隨機數(shù)據(jù)的matlab譯碼模擬，發(fā)現(xiàn)其兩者在譯碼性能上相差無幾，但在實現(xiàn)上，成功地把乘法及開方運算轉換為邏輯運算，大大的簡化了硬件實現(xiàn)復雜度，有效地節(jié)約了芯片面積及功耗.

1.3 加比選單元設計

加比選單元(ACS)完成了對路徑度量的計算、累加、比較及更新，輸出幸存路徑標志信息.對碟形結構分析可知，32個蝶形中每8個具有相同的運算規(guī)律(單碟形結構如圖2所示)，本設計采用了4碟形結構的ACS單元并行處理結構，可在每一時刻輸出8個狀態(tài)的更新值，其邏輯結構如圖3所示.設計在保證譯碼速度的同時有效的控制了硬件資源及功耗.

圖2 ACS單碟形結構

圖3 ACS結構

1.4 自適應幸存路徑管理單元設計

幸存路徑管理模塊(SMU)把ACSU單元輸出的路徑轉移信息進行存儲，并選擇一條可能性最大的譯碼路徑進行輸出.硬件實現(xiàn)上一般分為寄存器交換結構(RE)和回溯譯碼結構(TB).前者有著譯碼速度高、延遲時間短等優(yōu)點，但隨著寄存器數(shù)目的急劇增加帶來的是邏輯資源及系統(tǒng)功耗巨大消耗.回溯算法實現(xiàn)時以RAM為主體，對每個狀態(tài)的幸存路徑信息進行存儲，其相對于RE結構大大的減少了寄存器的數(shù)據(jù)交換數(shù)量，從而大大降低了系統(tǒng)功耗，缺點是回溯延時帶來的譯碼速率的下降.本文設計基于無線移動終端所要求的低功耗，小體積要求采用了TB結構.

截尾型Viterbi譯碼器的回溯深度D與系統(tǒng)誤碼率呈指數(shù)關系，選擇合適的D(譯碼延時小、系統(tǒng)誤碼率小)對系統(tǒng)譯碼性能至關重要.802.11a協(xié)議支持多種調(diào)制方式及多種編碼速率，若Viterbi譯碼器選擇單一的譯碼深度勢必會降低系統(tǒng)譯碼速率、增加系統(tǒng)功耗.本文提出一種自適應動態(tài)配置譯碼深度的SMU結構，如圖4所示.

圖4 自適應動態(tài)配置SMU結構

圖中Rate為無線收發(fā)器接收的當前編碼速率，根據(jù)當前的調(diào)制方式及編碼速率，選擇最佳譯碼深度即圖中信號D;地址生成單元(ADD_GEN)控制幸存路徑管理單元SMU中6片大小為(D/3*64)RAM的讀寫.幸存路徑管理單元SMU采用三路回溯，在讀寫RAM4時，啟動回溯，同時對三片 RAM(RAM4，RAM5，RAM6)進行讀寫操作.

2 譯碼深度參數(shù)確定

根據(jù)802.11a無線局域網(wǎng)(WLAN)協(xié)議的要求，搭建了相應的OFDM系統(tǒng)仿真平臺[4]，對不同調(diào)制方式(BPSK、QPSK、16QAM、64QAM)下的系統(tǒng)誤碼率(BER)和譯碼深度(depth of trace back)之間關系作了仿真比較，測得在不同調(diào)制方式下，Viterbi譯碼器的最佳譯碼深度D，結果如圖5所示.

從圖5可知，對于不同編碼率(R取1/2，2/3，3/4)在信噪比SNR=3的環(huán)境下，誤碼率與譯碼深度關系如圖中曲線所示，呈一種指數(shù)下降關系，且最終趨于穩(wěn)定.其中a圖中顯示，四種不同調(diào)制方式在R=1/2，SNR=3的參數(shù)下其四條曲線變化趨勢一致，譯碼深度與誤碼率(BER)之間是一種指數(shù)下降的關系;對于調(diào)制方式為DPSK時，譯碼深度D小于24時，隨著D增加，BER有明顯的下降;當D大于24時，隨著D的增加，曲線的BER的變換不很明顯;所以當編碼速率R=1/2、調(diào)制方式為BPSK時，其最佳譯碼深度D為24.通過對圖5的仿真結構分析可知各調(diào)制方式及其對應的最佳譯碼深度如表1所示.

表1 調(diào)制方式及最適譯碼深度關系

3 仿真分析及FPGA實現(xiàn)

硬件實現(xiàn)上本文設計的自適應Viterbi譯碼器采用Verilog硬件語言描述，在 ModelSIM及 Debussy仿真平臺上完成了RTL電路的功能仿真和時序仿真，仿真結果如圖6所示，譯碼器在XILINX公司的SC4VSX35芯片上進行了綜合驗證其結果均顯示了設計的正確性，具體結果分析如表2所示.

表2 資源占用與功耗分析

文獻7 84 3192 554文獻7 64 3192 462文獻7 48 3192 390文獻7 24 3192 246本文 96 2321 470本文 84 423本文 64 351本文 48 297本文24 185

從表2中可知，與文獻5相比，本設計硬件資源減少了約52%，D=84時，功耗降低了約34%;與文獻6相比，硬件資源減少了約71%，與文獻7相比，硬件資源減少了約27%，D=96時，功耗降低了約23%.

圖5 不同調(diào)制方式下的最佳譯碼深度

圖6 仿真結果

4 結束語

本文通過對Viterbi譯碼器的控制單元和幸存路徑單元的改進優(yōu)化，譯碼器根據(jù)不同的信道環(huán)境，不同的調(diào)制方式，自適應的動態(tài)配置最佳譯碼深度;滿足無線移動網(wǎng)絡終端對資源占用及低功耗的要求.通過通信仿真平臺的搭建及分析，給出了Viterbi譯碼器在不同調(diào)制方式下的最佳譯碼深度.經(jīng)過Xilinx的FPGA芯片驗證，及大量實測數(shù)據(jù)檢驗，說明了本設計完全滿足協(xié)議通信要求，與傳統(tǒng)算法比較減少資源占用約27%，同時降低功耗約23%.可以更好的應用于不同調(diào)制方式的無線通信系統(tǒng).

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