堵 軍，高 輝，張益平

（無錫中微高科電子有限公司，江蘇 無錫 214035）

1 引言

隨著電子技術(shù)的快速發(fā)展，芯片構(gòu)成的電子系統(tǒng)正朝著大規(guī)模、小體積、高頻率的方向發(fā)展。電子電路設(shè)計(jì)尺寸的減小導(dǎo)致電路的布局布線密度變大，同時(shí)信號(hào)頻率不斷提高（或者上升時(shí)間的減?。?，隨之帶來的信號(hào)完整性問題也變得越來越突出。信號(hào)完整性問題是隨著信號(hào)上升時(shí)間的減小，電路板上的寄生電容或者寄生電感導(dǎo)致一些噪聲信號(hào)或瞬態(tài)信號(hào)影響了電路性能。信號(hào)完整性問題主要有4個(gè)部分：電磁干擾（EMI）、反射、串?dāng)_和電源系統(tǒng)完整性[1,2,4,5]。

2 反射與傳輸線

當(dāng)一根導(dǎo)線或者走線很直很長(zhǎng)，并且它的回流導(dǎo)線或者走線就在旁邊，沿著導(dǎo)線會(huì)存在一些電感。在導(dǎo)線和它的回流導(dǎo)線之間還存在著一些電容耦合。圖1中顯示了這一對(duì)導(dǎo)線所謂的集總模型。假設(shè)導(dǎo)線絕對(duì)均勻且無限長(zhǎng)，這類特殊的導(dǎo)線或者走線叫做傳輸線。在傳輸線上反射是不存在的[2]。

如果從這對(duì)導(dǎo)線的前端看進(jìn)去，會(huì)有一個(gè)輸入阻抗，我們可以計(jì)算它的值，用符號(hào)Z0來表示，作為傳輸線的固有阻抗。如果我們能計(jì)算出電感（L）和電容（C）的集總值，則可以用式（1）來計(jì)算阻抗。

圖1 導(dǎo)線集總模型

圖2 傳輸線等效模型

如果我們從傳輸線的前端看進(jìn)去，那么存在著一個(gè)阻抗Z0，如圖2所示。這個(gè)傳輸線就分成兩部分。從第二部分的前端看進(jìn)去，也是一根無限長(zhǎng)的傳輸線，阻抗同樣是Z0。這時(shí)用等于Z0的阻抗代替第二部分傳輸線，等效成無傳輸線。這樣在線上傳輸?shù)哪芰客耆唤K端吸收，沒有能量剩下來可以供反射[3]。

當(dāng)信號(hào)在走線上傳播和返回的時(shí)間比信號(hào)的上升時(shí)間短，可以認(rèn)為走線是短走線。當(dāng)信號(hào)在走線上傳播和返回的時(shí)間比信號(hào)的上升時(shí)間長(zhǎng)，那么走線就是長(zhǎng)走線，此時(shí)必須考慮是否有必要進(jìn)行中斷阻抗匹配。信號(hào)在某個(gè)長(zhǎng)度的走線上往返的時(shí)間與信號(hào)的上升時(shí)間相等，這個(gè)長(zhǎng)度就叫做關(guān)鍵長(zhǎng)度。圖3（a）中驅(qū)動(dòng)端參數(shù)，輸出信號(hào)5 V，內(nèi)阻30 Ω，傳輸線為微帶線，特性阻抗為79.5 Ω，長(zhǎng)度為203 mm。選擇階躍信號(hào)輸出，上升沿會(huì)有很明顯的振鈴現(xiàn)象出現(xiàn)，并且振幅很高。圖3（b）中將長(zhǎng)度改為51 mm時(shí)，反射明顯減小。在集成電路封裝技術(shù)中，減小走線長(zhǎng)度的方式是利用模塊化封裝，將關(guān)鍵的時(shí)鐘模塊、通信模塊都整合到芯片內(nèi)部，能有效減小關(guān)鍵模塊之間的走線長(zhǎng)度，減小電路中產(chǎn)生的反射，圖4所示即為將晶振集成到內(nèi)部的芯片。

當(dāng)無法減小走線長(zhǎng)度時(shí)，就必須使用傳輸線終端匹配來減小反射，常用的終端匹配方式有以下幾種：

（1）并聯(lián)終端匹配如圖5（a）所示，將一個(gè)電阻（RL=Z0）連接在傳輸線的末端。在走線上傳播的所有能量都被電阻吸收，從而不存在反射，但是在電阻上有直流電流流過，電阻上存在功率消耗。

（2）交流終端匹配如圖5（b）所示，給并聯(lián)終端電阻串聯(lián)一個(gè)電容，這樣既可以抑制反射，又可以阻止直流電流通過，但是增加了一個(gè)元件，同時(shí)當(dāng)電阻上的電壓發(fā)生變化時(shí)，流過電容的電流也會(huì)發(fā)生變化，會(huì)導(dǎo)致電容以RC時(shí)間常數(shù)進(jìn)行充電或放電。如果時(shí)間常數(shù)很小，電容在半個(gè)周期內(nèi)產(chǎn)生的電壓會(huì)對(duì)接收端電壓造成影響，可能會(huì)使信號(hào)變形。

圖3 反射仿真

圖4 內(nèi)部集成晶振的芯片

圖5 終端匹配的方式

（3）戴維寧終端匹配如圖5（c）所示，它包括一對(duì)電阻，一個(gè)連接到VCC，一個(gè)連接到地。這對(duì)電阻除了給分布的負(fù)載提供并聯(lián)的終端阻抗之外，還可以在特定的條件下提高噪聲裕度。但是這種方法只適合于雙極性器件，不適合于三態(tài)邏輯器件。

（4）串聯(lián)終端匹配如圖5（d）所示，將匹配電阻放置在走線的開始位置，這在現(xiàn)在的高速電路設(shè)計(jì)中相當(dāng)常見。它具有兩個(gè)優(yōu)點(diǎn)：只使用了一個(gè)元件，并且沒有直流電流。圖3（c）中在驅(qū)動(dòng)端串聯(lián)67.5 Ω電阻后傳輸線上幾乎沒有反射[1]。

3 串?dāng)_

串?dāng)_是指有害信號(hào)從一個(gè)網(wǎng)絡(luò)轉(zhuǎn)移到相鄰網(wǎng)絡(luò)。當(dāng)信號(hào)在傳輸線上傳播時(shí)，相鄰信號(hào)之間由于電磁場(chǎng)的相互耦合產(chǎn)生不期望的噪聲電壓信號(hào)，即能量由一條線耦合到另一條線上，因此串?dāng)_實(shí)際上是一種典型的電磁干擾（EMI）問題。大量傳輸線間的耦合產(chǎn)生兩方面的影響：首先，會(huì)改變傳輸線的特性阻抗與傳輸速度，這樣就會(huì)對(duì)系統(tǒng)的時(shí)序及信號(hào)完整性帶來不利影響；另外，對(duì)其他傳輸線產(chǎn)生噪聲，會(huì)更進(jìn)一步降低信號(hào)質(zhì)量和信號(hào)的噪聲余量。過大的串?dāng)_可能引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無法正常工作[4]。

如圖6所示，當(dāng)電流在驅(qū)動(dòng)線上流動(dòng)并有一個(gè)電子經(jīng)過點(diǎn)X時(shí)，由于同種電荷相互排斥，所以被動(dòng)線上X點(diǎn)的電子將會(huì)被排斥離開這一點(diǎn)。它們可能向前也可能向后流動(dòng)，所以將會(huì)存在向前和向后兩種電流。這通常稱作電容性耦合串?dāng)_。

驅(qū)動(dòng)線上沿著箭頭方向電流會(huì)在走線的四周產(chǎn)生一個(gè)磁場(chǎng)。這個(gè)磁場(chǎng)與被動(dòng)線相交，并在被動(dòng)線中感應(yīng)一個(gè)相反方向的電流。這個(gè)機(jī)理與變壓器機(jī)理完全相同。這種感應(yīng)產(chǎn)生的電流為電感性耦合串?dāng)_。

圖6 電容性耦合串?dāng)_和電感性耦合串?dāng)_

這兩種耦合的產(chǎn)生都依賴于驅(qū)動(dòng)電流的變化。沒有電流變化，就沒有耦合產(chǎn)生。電流變化得越快（即頻率越高或者上升時(shí)間越短）走線之間的耦合越強(qiáng)。同時(shí)走線距離越近，耦合也會(huì)越強(qiáng)。這樣就有了兩種減小串?dāng)_（耦合）的方法：讓信號(hào)的變化速度變慢以及讓走線分離更遠(yuǎn)。

電容性耦合串?dāng)_和電感性耦合串?dāng)_都試圖在向后的方向上加強(qiáng)它們的效果。兩者都會(huì)產(chǎn)生相反方向的電流，這就是后向串?dāng)_。電容性耦合串?dāng)_會(huì)在向前的方向上產(chǎn)生一個(gè)和驅(qū)動(dòng)電流方向相同的電流即前向串?dāng)_，而電感性耦合串?dāng)_產(chǎn)生的電流方向卻與此相反。這些電流幾乎完全抵消或者很小，尤其是在帶狀線的情況下幾乎完全抵消。說明后向串?dāng)_對(duì)系統(tǒng)的影響比前向串?dāng)_大。如果串?dāng)_是要面對(duì)的問題，那么就把所有的敏感走線都布置成帶狀線[1]。

后向串?dāng)_脈沖的幅度大小是常數(shù)，而脈沖寬度是由耦合區(qū)域表示的傳播時(shí)間的2倍。如果耦合區(qū)域的長(zhǎng)度很短，那么后向信號(hào)的幅度也很小。隨著耦合長(zhǎng)度的增加，后向信號(hào)的幅度也會(huì)增加。當(dāng)耦合長(zhǎng)度等于關(guān)鍵長(zhǎng)度時(shí)，會(huì)達(dá)到極限值。耦合區(qū)域長(zhǎng)度大約等于驅(qū)動(dòng)信號(hào)上升時(shí)間的1/2時(shí)，后向串?dāng)_脈沖的幅度達(dá)到最大值[2]。

圖7 驅(qū)動(dòng)走線下方電流分布

減小串?dāng)_的方法有：（1）使用帶狀線（消除前向串?dāng)_）；（2）為每一個(gè)走線保持一個(gè)一致、連續(xù)的參考層，使回路面積盡量小；（3）減小與任何高速信號(hào)走線有關(guān)的外部走線長(zhǎng)度，消除正常信號(hào)流動(dòng)路徑以上的任何路徑；（4）走線盡可能靠近它們的參考層；（5）讓走線之間的距離盡可能遠(yuǎn)；（6）使用終端阻抗匹配來進(jìn)一步減小串?dāng)_。

圖8（a）為走線152 μm寬、間距203 μm、參考層與信號(hào)層間距254 μm、耦合走線長(zhǎng)度為305 mm的串?dāng)_波形，串?dāng)_幅值達(dá)到500 mV；圖8（b）為走線152 μm寬、間距406 μm、參考層與信號(hào)層間距254 μm、耦合走線長(zhǎng)度為305 mm的串?dāng)_波形，此時(shí)串?dāng)_幅值為200 mV；圖8（c）為走線152 μm寬、間距406 μm、參考層與信號(hào)層間距127 μm、耦合走線長(zhǎng)度為305 mm的串?dāng)_波形，此時(shí)串?dāng)_幅值為100 mV；圖8（d）中走線152 μm寬、間距406 μm，參考層與信號(hào)層間距254 μm，耦合走線長(zhǎng)度為305 mm，并在主動(dòng)線近端串接56 Ω電阻后串?dāng)_幅值為30 mV。

4 電源完整性

圖9（a）是一個(gè)邏輯電路反向器，邏輯門彼此連接在一起，一個(gè)邏輯門的輸出連接到另外一個(gè)邏輯門的輸入，如圖所示。這樣，如果第一個(gè)邏輯門的輸入變低，那么它的輸出將變高；第二個(gè)邏輯門的輸入變高，它的輸出將變低。

圖8 串?dāng)_仿真

圖9 邏輯電路反向器

兩個(gè)邏輯門串聯(lián)在一起。二者有一個(gè)共同電源VCC。在電源與器件之間存在一些電感。參考層、焊盤、過孔以及連接到焊盤的引線等因素導(dǎo)致了這些電感的存在，并且電流必須在閉合回路中流動(dòng)。

當(dāng)?shù)谝粋€(gè)器件的輸出變低時(shí)，就存在一條電流通路。這條通路從VCC穿過第二個(gè)器件的電源輸入引腳，通過第二個(gè)器件再到達(dá)第一個(gè)器件的輸出，然后通過地引腳，最后回到VCC。特別地，這個(gè)電流會(huì)流過圖中所示位于器件底部的雜散電感。電感上會(huì)有瞬態(tài)開關(guān)電壓。如果下降時(shí)間很短，即使電感很小，在它上面也會(huì)產(chǎn)生一個(gè)很大的電壓。如果這是一個(gè)多引腳的器件，那么會(huì)有大量的瞬態(tài)電流流過這個(gè)電感。當(dāng)輸出信號(hào)是邏輯0電壓時(shí)，如果電感上電壓足夠大，此時(shí)輸出信號(hào)對(duì)下一個(gè)器件就像邏輯1，導(dǎo)致邏輯錯(cuò)誤。

如圖9（b）所示，在器件和導(dǎo)致地電壓抖動(dòng)的雜散電感之間連接一個(gè)電容。這樣當(dāng)存在瞬態(tài)電流涌動(dòng)時(shí)，會(huì)被電容吸收。

圖10中電源系統(tǒng)通常都帶有數(shù)值很大的電感，所以它們的響應(yīng)由于電感的存在而變得很慢。電源系統(tǒng)曲線旁邊的曲線代表著比較大的旁路電容所能提供的電荷。

圖10 電荷曲線

值比較大的旁路電容也能提供大量的電荷，并且與它有關(guān)的電感值可能要比與電源系統(tǒng)有關(guān)的電感小很多。不過這個(gè)電感還是不夠小，不能讓電容足夠快地提供器件所需的電子。

大電容旁邊的曲線是代表小電容的曲線。總的來說，小電容所具有的電感比大電容所具有的電感要小，所以小電容的響應(yīng)要快一些。不過它所存儲(chǔ)的電荷數(shù)量也少，因此它們或許不能單獨(dú)完成提供器件所需電荷的任務(wù)。

最后由于參考層區(qū)域所具有的電感很小，所以如果電路板存在自身平面電容，那么它也將很快地提供電荷。因此如果在電路板上設(shè)計(jì)了平面電容，它能很快地提供所需要的電荷，不過它所能提供的電荷數(shù)量是受限制的。

電路中可能需要一個(gè)大電容來提供大量的電荷，以及一個(gè)小電容來進(jìn)行快速的響應(yīng)，有必要的時(shí)候設(shè)計(jì)平面電容來滿足高速器件開關(guān)要求。

電容將提供器件最初所需要的電荷，為了減小走線中RC延遲對(duì)電源的影響，電容放置的位置越靠近器件越好，有時(shí)在芯片設(shè)計(jì)時(shí)就會(huì)在高速開關(guān)器件中集成旁路電容，如圖11所示。

圖11 貼裝旁路電容的封裝基板

在電路中不同的功能電路需要不同的電壓，不同的電壓需要各自獨(dú)立的穩(wěn)壓電路。每一個(gè)電壓對(duì)應(yīng)著一個(gè)穩(wěn)壓后的供電電壓，這個(gè)因素決定了經(jīng)過穩(wěn)壓的供電電源的最小數(shù)量。不過，對(duì)于任何給定的電壓都可能存在多個(gè)供電電源。比如，電路板上的模擬部分和數(shù)字部分需要完全相同的電源電壓，對(duì)二者可能分別提供穩(wěn)壓的電壓起到隔離噪聲的作用。

在電路設(shè)計(jì)中參考層也十分重要，連續(xù)實(shí)心的參考層可以有效控制阻抗、減小反射并且抑制串?dāng)_。成對(duì)的參考層所形成的電容對(duì)電路的去耦很有用，同時(shí)平面電容可以有效地控制差模噪聲信號(hào)和共模噪聲信號(hào)導(dǎo)致的EMI輻射。因此在高速電路中參考層是必不可少的部分，圖12為在封裝基板中設(shè)計(jì)參考層。

5 總結(jié)

本文通過介紹信號(hào)完整性理論，對(duì)EMI、串?dāng)_和反射的成因和電源完整性進(jìn)行了研究。利用仿真軟件對(duì)傳輸線反射和串?dāng)_問題進(jìn)行了仿真分析；總結(jié)了信號(hào)完整性設(shè)計(jì)規(guī)則，通過這些規(guī)則能有效提高產(chǎn)品設(shè)計(jì)的性能，同時(shí)可以縮短產(chǎn)品開發(fā)周期，降低開發(fā)成本。

圖12 參考層設(shè)計(jì)

[1]陳偉，黃秋元，周鵬，等. 高速電路信號(hào)完整性分析與設(shè)計(jì)[M]. 北京：電子工業(yè)出版社，2009.15-218.

[2]Douglas Brooks著，劉雷波，趙巖，等譯. Signal Integrity Issues and Printed Circuit Board Design[M]. 北京：機(jī)械工業(yè)出版社，2005.77-174.

[3]周潤(rùn)景，偉亭. Cadence高速電路板設(shè)計(jì)與仿真[M]. 北京：電子工業(yè)出版社，2009.418-464.

[4]Jorge Filipe L C. Semia?o. Signal Integrity Enhancement in Digital Circuits[J]. IEEE Design & Test of Computers.

[5]阮瓊，廖紅華. 高速電路板的信號(hào)完整性設(shè)計(jì)與仿真[J].湖北民族學(xué)院學(xué)報(bào)，2010，28（4）：446-448.