董艷燕，韋 一，陳 君

（中國計量學院 光學與電子科技學院，浙江 杭州 310018）

全加器是實現(xiàn)算術邏輯運算集成電路的重要基礎，也常常是限制系統(tǒng)面積、速度和功耗的主要單元之一，所以全加器的優(yōu)化對整個系統(tǒng)性能的提高有著非常重要的作用.縱觀全加器研究發(fā)現(xiàn)，與行為級、版圖級設計相比，基于晶體管電路級的優(yōu)化對全加器性能的提高有著非常大的影響.由于全加器晶體管數(shù)目對降低硅面積、提高速度和降低功耗方面起著重要作用，因而如何減少晶體管數(shù)目是全加器電路非常重要的研究內(nèi)容［1］.從已發(fā)表的文獻可看出，早期的全加器晶體管數(shù)目較多，如40管互補全加器［1］、28管資源復用全加器［2］和24管鏡像復用全加器［3］，近年來由于新型同或門／異或門的出現(xiàn)以及傳輸門的采用，簡化了全加器的電路結(jié)構(gòu)，大大減少了晶體管數(shù)目，典型的如20管CMOS傳輸門全加器（TGA）［4］、16管傳輸函數(shù)全加器（TFA）［5］、14管全加器電路［6］，以及10管全加器［7-8］和8管全加器［9-10］.

我們通過對已有一位全加器電路的研究與分析，提出了一種新型的全加器單元，電路僅需要8個晶體管，由2個3管同或門模塊和一個2管選擇器模塊組成.在TSMC 0.18μm CMOS工藝器件參數(shù)下經(jīng)HSPICE模擬表明，與現(xiàn)有典型的全加器相比，新設計具有更低的功耗和更小的功耗延遲積.

1 已有的全加器電路

圖1是5種典型全加器電路結(jié)構(gòu)，其中圖1（a）是28管資源復用CMOS全加器［2］，圖1（b）是10管SERF全加器［7］，圖1（c）是10管9A 全加器［8］，圖1（d）是10管13A全加器［8］，圖1（e）是8管 CLRCR 全加器［9］.

靜態(tài)CMOS全加器典型代表是圖1（a）的28管資源復用CMOS全加器［2］，該電路利用全加器的邏輯對稱性和資源復用技術大大降低了文獻［1］中的40管互補全加器的晶體管數(shù)目，并降低了功耗.文獻［4］提出了基于CMOS傳輸門和CMOS反相器結(jié)構(gòu)的全加器（TGA），該電路將晶體管數(shù)目降低到了20個，但由于引入了多個反相器，電路的功耗和延遲較大.文獻［5］提出的傳輸函數(shù)全加器（TFA），由于減少了TGA電路的反相器個數(shù)，將晶體管數(shù)目進一步減少到了16個，且保持了輸出電平質(zhì)量高的優(yōu)點同時也降低了功耗.文獻［6］提出的14管全加器電路進一步降低了晶體管數(shù)目且優(yōu)化了全加器的功耗性能.文獻［7］提出的SERF電路如圖（b）將晶體管個數(shù)降低到了10個.文獻［8］中提出了基于不同組合XOR／XNOR門電路的41種10管全加器，但大部分電路都有閾值損耗，其中9A全加器如圖1（c）和13A全加器如圖1（d）具有較好的性能.為了解決傳輸門全加器的閾值損失的問題，文獻［9］通過變換全加器布爾函數(shù)提出了8管CLRCR全加器，如圖1（e），電路采用反相器輸出來恢復閾值損失，輸出電平質(zhì)量較好，但電路還需要額外增加一個用于生成互補進位輸入信號的反相器，因而晶體管數(shù)目增加了2個，同時也增加了功耗.

圖1 典型全加器電路結(jié)構(gòu)Figure 1 Typical full adder circuits

為了解決CLRCL電路存在需要互補進位信號的問題，CHOWDHURY在文獻［10］提出了基于新型3管異或門結(jié)構(gòu)的8管全加器，如圖2，但是通過研究發(fā)現(xiàn)，在某些輸入組合邏輯狀態(tài)下，全加器輸出端的值是不確定的.如在輸入AB信號都為低電平時，傳輸門 M7和 M8都截止，此時Cout的值是不確定的.

圖2 基于3管XOR結(jié)構(gòu)的8管全加器結(jié)構(gòu)Figure 2 Previous 8Tfull adder design based on 3TXOR gate

2 新型8管全加器電路

全加器的布爾函數(shù)關系可如式（1）（2）表示：

式（1）和（2）中，A 和B 是一位輸入信號，Cin是相鄰低位來的進位，SUM是求和信號，Cout是進位信號，“⊕”是異或符號.

文中，將上面兩個式子變換為

式（3）和（4）中的“⊙”是同或符號.根據(jù)式（3）和（4）我們提出新設計如圖3.其中圖3（a）是新型8管全加器電路，圖3（b）是3管同或門電路，從圖中看出新全加器電路結(jié)構(gòu)分成三部分.

圖3 新電路

1）A ⊕B（或A⊙B）是求和信號SUM的中間信號，也是進位信號Cout的控制信號.A⊕B信號是圖3（b）同或門模塊生成的.該模塊由PMOS管 MP1、NMOS管 MN1和 MN2組成.其中MP1管和 MN1管構(gòu)成改進型反相器，MN2管是NMOS傳輸門，當信號B為低電平時輸出端實現(xiàn)AB，當B為高電平時，反相器截止，傳輸門導通，同或門輸出邏輯值AB.這兩者輸出信號直接并聯(lián)在一起實現(xiàn)A⊕B信號.

2）求和信號SUM是由兩級同或門即XNOR1和XNOR2生成的.第一級同或門的輸出是第二級同或門的輸入信號.

3）2選1數(shù)據(jù)選擇電路MUX是用來生成進位信號Cout，A⊕B信號控制的PMOS傳輸門和NMOS傳輸門可以直接并聯(lián)在一起實現(xiàn)“或”的功能.

新提出的全加器包括兩個3管同或門模塊和一個選擇器模塊，需要8個晶體管，適當增加同或門晶體管MN2寬度可以降低同或門輸出端的閾值損失并降低亞閾值功耗［10］，從而提高全加器的性能.在TSMC 180nm CMOS工藝下經(jīng)優(yōu)化后各晶體管的寬／長已經(jīng)在圖3中標出.

3 性能比較

對新設計和圖1中提到的5種全加器單元在輸入信號頻率100～500MHz下進行了HSPICE模擬，各個電路均在TSMC的180nm CMOS工藝下優(yōu)化，并在1.8V電壓下進行功能模擬和性能測試.圖4是頻率為250MHz時新電路的模擬波形，其中，橫坐標表示時間，縱坐標表示電壓，從波形可看出，邏輯功能正確.圖5是在TSMC 180nm CMOS工藝下的版圖照片.

圖4 頻率為250MHz時新電路的模擬波形Figure 4 Waveforms of the novel circuit under a frequency of 250MHz

圖5 新電路的版圖照片F(xiàn)igure 5 Layout photo of new circuit

測試的內(nèi)容包括平均功耗和不同負載下的延遲時間.其中功耗指的是隨機產(chǎn)生的大量輸入信號組合模式下電路的平均功耗［8］，表1是負載電容為100fF時不同頻率下各個全加器的平均功耗（μW）.從測試結(jié)果可看出，本文提出的8管全加器在100～500MHz下隨著頻率的增加低功耗的優(yōu)勢逐漸明顯.在500MHz下，與圖1中5種全加器相比功耗改進8.0%～37.8%.

表1 負載電容為100fF時不同頻率下各種全加器平均功耗（μW）的比較Table 1 Comparison of power consumption（μW）at different frequencies with a load of 100fF

傳播延遲時間是指輸入信號變化到50%電源電壓到輸出信號變化到50%電源電壓時之間的時間間隔［9］，延遲時間取不同輸入組合模式下電路翻轉(zhuǎn)時的最大傳播延遲時間.表2是頻率為200MHz時不同負載電容下各種全加器延遲時間（ns）.從表中可看出，與圖1中提到的典型全加器相比，本文提出的8管全加器在50～250fF負載電容下隨著負載的增加時間延遲上的優(yōu)勢逐漸明顯.在200fF下，與圖1中5種全加器相比延遲改進12.1%～51.9%.

表2 是頻率為200MHz不同負載電容時各種全加器延遲時間（ns）的比較Table 2 Comparison of delay（ns）at different output loads with a frequency of 200MHz

功耗延時積（PDP）是衡量電路性能的較全面指標之一［10］.表3是頻率為200MHz時不同負載電容下各種全加器功耗延遲積的比較，可看出，在不同負載下，新全加器電路有較好的功耗延遲積，在負載是200fF下功耗延遲積比圖1中提到的典型全加器改進10.7%～38.7%.表明新設計有較好的性能.

表3 是頻率為200MHz不同負載電容時各種全加器功耗延遲積（fJ）的比較Table 3 Comparison of delay（ns）at different output loads with a frequency of 200MHz

4 結(jié) 語

通過對典型全加器電路的研究分析，提出了新型8管全加器電路，新電路包括2個3管同或門模塊和1個選擇器模塊，與已有的典型全加器電路相比，新設計不僅減少了晶體管數(shù)目，而且在功耗、速度和功耗延遲積上有較大的優(yōu)勢，可應用于進位加法器和乘法電路中.

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