天津 樊麗春 李群 賈文龍

引言

鎖相技術(shù)從30年代開始發(fā)展，至今已有70多年的歷史。目前PLL中的主流還是用CMOS工藝實現(xiàn)的。雖然CMOS工藝本身的晶體管的截止頻率不高，但是由于研究的深入以及新結(jié)構(gòu)的提出，深亞微米工藝特征尺寸的不斷減小，使得CMOS鎖相環(huán)的總體性能在成熟的基礎(chǔ)上繼續(xù)得以提高。采用CMOS工藝是未來的低功耗低成本大規(guī)模數(shù)?；旌霞尚酒陌l(fā)展趨勢。電荷泵結(jié)構(gòu)的鎖相環(huán)（CPPLL）可以說是混合鎖相環(huán)的一種，由于具有幾乎等于零的相位誤差、寬的鎖定范圍和較快的鎖定時間等特性，在某些場合（如頻率綜合信號源或固態(tài)信號源等）得到了非常廣泛的應(yīng)用。而PLL對版圖設(shè)計的要求非常高，成功的PLL設(shè)計可以說一半以上要歸功于版圖設(shè)計。

1 鎖相環(huán)結(jié)構(gòu)

下面就用一個比較典型的PLL結(jié)構(gòu)來說明電路中需要后端設(shè)計需要考慮的要點。一般使用的PLL采用的是電荷泵型鎖相環(huán)，環(huán)路由鑒頻鑒相器（PFD）、電荷泵（CP）、壓控振蕩器（VCO）、分頻器（Div）、環(huán)路濾波器以及電荷泵控制電路組成。這種結(jié)構(gòu)的鎖相環(huán)可以檢測輸入輸出的跳變，檢測相位差或頻率差，并相應(yīng)地啟動電荷泵。當(dāng)環(huán)路開始工作時，輸入信號的頻率可能與輸出信號的頻率相差很大，此時PFD和電荷泵改變控制電壓，使輸出信號逼近輸入信號。當(dāng)輸入信號頻率和輸出信號頻率足夠接近時，PFD就被當(dāng)作鑒相器，進行相位鎖定。當(dāng)相位差降到零并且電荷泵保持相對空閑時，環(huán)路就鎖定了。圖一是電荷泵鎖相環(huán)結(jié)構(gòu)系統(tǒng)模型框圖。

圖 一電荷泵鎖相環(huán)結(jié)構(gòu)時鐘發(fā)生器系統(tǒng)模型框圖

其環(huán)路增益為：

這是一個三階系統(tǒng)，我們稱之為三階電荷泵鎖相環(huán)，它有一個零點跟三個極點。在不同的應(yīng)用場合，環(huán)路各種噪聲與干擾的強度有很大的不同。例如，環(huán)路用于信號載波提取、時鐘恢復(fù)時，則環(huán)路的主要的噪聲源是輸入端的信道高斯白噪聲；環(huán)路用于信號發(fā)生器（時鐘產(chǎn)生/倍頻）時，輸入信號通常是低噪聲的標(biāo)準(zhǔn)信號源，主要的噪聲源是壓控振蕩器的內(nèi)部噪聲。

與相位噪聲一樣，輸出抖動依賴于VCO的抖動、鎖相環(huán)輸入信號的抖動以及環(huán)路的環(huán)路帶寬。對于數(shù)據(jù)和時鐘恢復(fù)的應(yīng)用，輸入信號的抖動往往是主要的，因此，對于這樣的場合就需要鎖相環(huán)的環(huán)路帶寬盡可能低；而當(dāng)鎖相環(huán)應(yīng)用于時鐘綜合時，鎖相環(huán)的輸出抖動主要取決于VCO的抖動，此時，高的環(huán)路帶寬有助于減小總的鎖相環(huán)的輸出抖動。實際上抖動和相位噪聲只是對同一問題的兩種描述方法，抖動是從時域的角度對輸出信號頻率的穩(wěn)定度的一個描述（頻率的精度取決于輸入的參考時鐘信號的頻率精度），相位噪聲是從頻域的角度對輸出信號頻譜純度的一個描述。兩者是相互關(guān)聯(lián)的。

2 版圖設(shè)計

2.1 電荷泵

電荷泵的功能是把PFD的兩個電壓輸出轉(zhuǎn)化成為電流差輸出，輸出電流的平均值與PFD的輸入差成正比。圖二中采用MOS開關(guān)來實現(xiàn)電荷泵的充放電。M1和M2為電流源，它們?yōu)榄h(huán)路濾波器提供恒定的充放電電流；M3和M4為電壓控制MOS開關(guān)，它們負(fù)責(zé)控制充電或放電通路的打開和斷開；VB2和VB1分別為M1和M2的柵極偏置電壓，他們分別由兩個基準(zhǔn)電壓源提供?？梢栽贒OWN和M3的柵極之間插入一個互補傳輸門，使延遲時間相等。在此電路中，MOS開關(guān)的尺寸必須要考慮，開關(guān)應(yīng)盡量小，同時P管和N管的寄生效應(yīng)要盡量一致。所以在繪制版圖的時候要十分注意。

圖二 克服開關(guān)延時影響的電荷泵電路

2.2 VCO

壓控振蕩器包含V/I轉(zhuǎn)換電路與電流控制振蕩器兩部分，V/I轉(zhuǎn)換電路將控制電壓轉(zhuǎn)換為控制電流，以控制延時單元的延時量，從而控制振蕩頻率。

這里提供一個例子：CCO的設(shè)計采用了四個環(huán)形連接的差分延遲單元。延時單元采用對稱負(fù)載的結(jié)構(gòu)，管子精確匹配。圖三為延時單元版圖。

圖三 延時單元版圖

在版圖設(shè)計過程中，對VCO的版圖進行后仿真時，發(fā)現(xiàn)VCO的最高振蕩頻率比電路級仿真結(jié)果下降了很多。通過對各種寄生參數(shù)抽取結(jié)果的分析發(fā)現(xiàn)，金屬線對襯底的寄生電容對VCO的頻率影響最大，這是頻率衰減的主要原因。最后通過修改布局以減小金屬線的長度，同時根據(jù)VCO的電流要求，選擇最小的金屬線寬度，使得金屬對襯底寄生電容達(dá)到最小，最后仿真結(jié)果表明這種對版圖的修改是成功的，且VCO的頻率范圍在典型條件下達(dá)到了要求。高頻VCO的版圖設(shè)計需要注意以下事項：

（1）VCO內(nèi)部連線盡可能短（通過布局實現(xiàn)）；設(shè)計中應(yīng)用環(huán)形振蕩器，盡量保證信號連線的寄生對幾級延時單元的影響是一致的，也就是連線的長度盡量做到一般長短。

（2）VCO內(nèi)部的金屬線的寬度盡可能小以減小寄生電容的影響（但要滿足電流的要求）；

（3）在以后對相近頻率或更高頻率的VCO的設(shè)計中，盡可能地在前端電路級設(shè)計過程考慮寄生參數(shù)的影響?？梢酝ㄟ^對模擬版圖的寄生電容進行估算，在設(shè)計的電路中加入寄生電容來改進。

（4）VCO的保護環(huán)最好直接接到PAD上。如果工藝有DNW層，可用DNW包圍VCO模塊。保護環(huán)只能起到有限的作用，因為對于所有的器件，模擬和地還是處于同一個襯底上，噪聲依然可以通過襯底自由的流動，這時就需要更進一步的隔離了，即深阱隔離。深阱多應(yīng)用于深亞微米工藝中，一個關(guān)鍵用處就是為器件提供獨立的襯底，其目的在于用DNW隔離P阱和P襯底，使襯底耦合噪聲變小，使不同的NMOS器件也能像N阱中的PMOS一樣互相分隔開來。

（5）Match的管子一定要加dummy?？梢栽赩CO上面鋪一層TOP METEL做隔離。

2.3 整體版圖

圖四 PLL整體版圖

圖四為PLL的整體版圖。通過對后仿和實際流片的研究得出：

（1）系統(tǒng)中包含模擬電路和數(shù)字電路，因此至少需要兩套電源與地。這個系統(tǒng)中，鑒頻鑒相器、分頻器是數(shù)字電路，采用數(shù)字電源供電，其它電路采用模擬電源供電。在版圖布局上模擬模塊盡量遠(yuǎn)離數(shù)字模塊。

（2）PLL和數(shù)字內(nèi)核電源環(huán)之間的最小間距是30um，和其它模塊的diffusion或well之間的最小間距為100um，這樣可以有效地減小噪音通過襯底對PLL的干擾；還有一個小建議，在每組電源地之間也可以放NMOS或PMOS旁路電容，然后把這些旁路電容擺在整個PLL模塊周圍，這樣可以濾掉電源高頻噪聲。PLL和其他模塊電路之間需要較大的距離，這些空間的一部分可以由這些旁路電容來填充。

（3）電路中各個模塊的位置最好能按照信號線的走向連成一個環(huán)。PLL的信號連線順序是由pre-divider進去,然后接到PFD,再到CP,再到LPF,再到VCO,最后到post-divider,所以layout擺放位置也是依照此一順序來走而不會有各個子電路交錯的問題。

（4）PLL的整體版圖一般放在整個芯片的角落，其電源和地的pin應(yīng)當(dāng)盡量靠近模擬電源pad，信號走線盡量短，以減少干擾。

2.4 串?dāng)_

（1）高頻信號線最好與低頻信號線分開走，且盡量不要交叉。

（2）高頻信號線和電源線要避免并排走，如果避免不了的話給兩者之間放一根地線。

（3）兩根不同的電源線不能并排走。

3 結(jié)論

本文主要介紹了集成電路一般PLL的工作原理，對PLL電路的理解對后端設(shè)計實現(xiàn)有更好的指導(dǎo)作用。接著闡述了對各種寄生參數(shù)抽取結(jié)果的分析，最后詳細(xì)介紹了在后端設(shè)計的過程中，如何利用各種方法和技巧達(dá)到電路要求目的，使得后端設(shè)計能在集成電路的整個設(shè)計流程中起到盡可能大的性能優(yōu)化作用。

[1]Keliu Shu.CMOSPLL Synthesizers:Analysis and Design.北京：科學(xué)出版社，2007.19～69.

[2]Alan Hastings.The ArtofANALOG LAYOUT.Prentice Hall,2001.426～430.

[3]Christopher Saint Judy Saint.集成電路版圖基礎(chǔ)（影印本）.北京：清華大學(xué)出版社，2004，pp.10-50.