謝勇??，潘高峰，瞿元新，薛軍（中國衛(wèi)星海上測控部，江蘇江陰214431）

基于早-晚門的相干BPSK調(diào)制設(shè)計?

謝勇??，潘高峰，瞿元新，薛軍
（中國衛(wèi)星海上測控部，江蘇江陰214431）

基于對早-晚門同步技術(shù)的研究分析，在單片現(xiàn)場可編程門陣列（FPGA）上實現(xiàn)了外部輸入碼元的本地時鐘同步，產(chǎn)生了本地同步載波信號，并在此基礎(chǔ)上完成對外部輸入碼元的相干二進(jìn)制相移鍵控調(diào)制。仿真結(jié)果表明，設(shè)計的模塊能輸出較好的BPSK信號，滿足實際工程需要。

數(shù)字通信；早-晚門同步；二進(jìn)制相移鍵控；可編程門陣列

1 引言

在數(shù)字通信系統(tǒng)中，經(jīng)常需要對數(shù)字信號進(jìn)行相干（Binary Phase Shift Keying，BPSK）調(diào)制。一般對于電路內(nèi)部產(chǎn)生的數(shù)字信號，需要提供同步時鐘，并產(chǎn)生與碼元頻率成倍數(shù)關(guān)系的載波信號，實現(xiàn)相位連續(xù)的相干BPSK調(diào)制信號。在實際工作中，數(shù)字碼元信號一般是外部送來的，對于這種情況，通常信源端需要再送一路同步時鐘信號，這樣可以較為方便地由本地同步時鐘產(chǎn)生載波信號，但顯然需要多提供一路時鐘信號的接口。當(dāng)外部不提供同步時鐘信號時，情況就較為復(fù)雜，需要從碼元中提取時鐘同步信號。提取時鐘同步信號的方法主要有開環(huán)碼元同步與閉環(huán)碼元同步。開環(huán)碼元同步通過對接收到的序列濾波和非線性處理，按碼元速率產(chǎn)生時鐘頻率分量，通過濾波提取時鐘頻率信號，再進(jìn)行波形整形，得到方波時鐘信號，其缺點(diǎn)是不可避免地產(chǎn)生非零值跟蹤誤差［1］。閉環(huán)碼元同步通過比對本地時鐘與接收碼元信號，驅(qū)使本地時鐘與接收碼元進(jìn)行同步，使用廣泛且有效的方法是早-晚門同步方法。本文通過采用早-晚門同步方法，實現(xiàn)相干BPSK調(diào)制。這里需要解決的幾個問題是：

（1）本地時鐘對碼元的同步采樣；

（2）與碼元速率成倍數(shù)關(guān)系的本地載波產(chǎn)生；

（3）為實現(xiàn)相干BPSK調(diào)制，本地載波相位過零點(diǎn)應(yīng)與碼元跳變點(diǎn)對齊。

2 早-晚門同步原理

早-晚門同步工作原理如圖1所示，同步電路由一個早門、晚門、環(huán)路濾波器、壓控振蕩器組成。早門在0～T－d時間內(nèi)積分，晚門在d～T時間內(nèi)積分，T為一個碼元周期，d為晚門延遲積分時間。兩個積分器的輸出y1和y2的差值，經(jīng)濾波后作為壓控振蕩器的同步誤差控制電壓。如圖1（b）所示，當(dāng)時鐘信號較碼元上升沿超前Δ時，晚門的積分值將大于早門的積分值，誤差電壓將使VCO頻率降低；反之將使VCO頻率升高，以達(dá)到VCO輸出信號與碼元信號同步［2］。

3 外部碼元信號的同步與BPSK調(diào)制設(shè)計

3.1 系統(tǒng)設(shè)計

為解決第一小節(jié)提出的3個問題，本文采用早-晚門實現(xiàn)本地時鐘信號與碼元的同步，早－晚門產(chǎn)生的同步誤差經(jīng)濾波等處理后作為DDS的頻率控制字，在FPGA中設(shè)計直接數(shù)字頻率合成器（DDS）實現(xiàn)數(shù)控振蕩器。由于在FPGA中無法實現(xiàn)正弦信號的分頻，故設(shè)計了兩個DDS。其中一個DDS分頻產(chǎn)生本地時鐘，分頻次數(shù)由累加器的輸出精度決定，累加器每個時鐘周期輸出一個累加結(jié)果；另一個DDS產(chǎn)生本地載波信號。系統(tǒng)工作原理如圖2所示。

（1）早-晚門設(shè)計

假設(shè)FPGA主時鐘頻率為fclk，若需對外部輸入速率為RB的二進(jìn)制基帶數(shù)據(jù)實現(xiàn)BPSK調(diào)制，本地的時鐘頻率應(yīng)為fB，其值應(yīng)等于RB。早-晚門的積分器由累加器實現(xiàn)，累加器的運(yùn)算頻率直接影響到積分器的運(yùn)算精度，為此數(shù)字頻率合成器的輸出頻率設(shè)計為J×fB，分頻J次產(chǎn)生本地時鐘，DDS的輸出時鐘作為累加器的運(yùn)算時鐘。在每個碼元時鐘周期內(nèi)，累加器可累加J次，累加器的累加時間長度選取為3／4的碼元周期。考慮到外部輸入碼元信號準(zhǔn)確的時鐘周期未知，本文采用3／4的本地時鐘周期，當(dāng)本地時鐘與碼元同步后，3／4的本地時鐘周期等于3／4的碼元時鐘周期。累加器的累加開始與結(jié)束由本地同步時鐘與累加時鐘計數(shù)控制，在一個時鐘周期內(nèi)兩個累加器的累加計算可用下式表示：

其中，y1、y2分別表示一個時鐘周期內(nèi)的晚門和早門的累加輸出；D（n）表示n時刻碼元信號的值，取值為＋1或－1；J即前文提到的分頻次數(shù)。

（2）系統(tǒng)的頻率關(guān)系

根據(jù)DDS工作原理，本地時鐘產(chǎn)生DDS的初始頻率控制字為

式中，N為頻率控制字的位數(shù)。

為保證時鐘的精度，計算頻率控制字時N取32位，頻率控制字控制DDS時截取頻率控制字的前10位。如此設(shè)計FPGA代碼有兩個好處：一是可大量節(jié)省FPGA存儲資源，二是可保證輸出時鐘的頻率控制精度。實際N值的選取和頻率控制字的選取可根據(jù)實際需要確定。

載波信號的產(chǎn)生采用另一個DDS來實現(xiàn)，其初始頻率控制字：

其中，M為累加時鐘頻率和載波頻率的比值，輸出頻率根據(jù)載波頻率要求計算。

累加時鐘頻率控制字

載波頻率控制字

一個時鐘周期包含的載波周期數(shù)為J／M。

ΔK為經(jīng)處理的早-晚門輸出同步誤差。

兩個DDS由FPGA系統(tǒng)時鐘控制同時工作，可保證本地時鐘跳變沿與載波相位過零點(diǎn)嚴(yán)格對齊。

（3）相干BPSK調(diào)制

采用上述電路設(shè)計方案實現(xiàn)相干BPSK調(diào)制就非常簡單。因為本地時鐘跳變沿與載波過零點(diǎn)嚴(yán)格對齊，由本地時鐘下降沿對外部碼元進(jìn)行采樣，當(dāng)采樣結(jié)果為“1”時輸出載波，當(dāng)采樣為“0”時輸出反相載波，即實現(xiàn)了相干BPSK調(diào)制。

（4）參數(shù)調(diào)整

設(shè)計中RB、J、M可由FPGA程序模塊的輸入輸出進(jìn)行控制，達(dá)到系統(tǒng)的碼速率、載波頻率、積分器時鐘等參數(shù)可設(shè)，從而實現(xiàn)功能較為完善的相干BPSK調(diào)制器。

3.2 仿真與實驗

在系統(tǒng)的仿真中，使用Altera公司EP2C70芯片，主時鐘頻率為fclk＝39 MHz，fB、J、M的缺省值分別是：fB＝32 kb／s，J＝128，M＝4，對應(yīng)的載波頻率為256 kHz，積分器時鐘頻率為4 096 kHz。

實驗中采用M序列偽碼發(fā)生器和方波信號仿真外部碼元，由系統(tǒng)對碼元進(jìn)行同步和調(diào)制。保持FPGA參數(shù)設(shè)置不變，改變外部仿真信號碼速率，通過SignalTap邏輯分析儀觀察時鐘同步情況，結(jié)果如圖3所示。

從仿真結(jié)果可見：當(dāng)碼元以方波信號代替時，信號碼速率與本地時鐘頻率的差不大于時鐘頻率的5%時即可穩(wěn)定同步。對于偽隨機(jī)碼的同步，當(dāng)碼元信號與本地時鐘頻率較為接近，不大于時鐘頻率的2%時（與碼元的連續(xù)“1”、“0”密切相關(guān)），環(huán)路較好地鎖定了外部碼元信號，達(dá)到了本地時鐘與碼元信號的同步，實現(xiàn)了外部輸入碼元的較為完美的BPSK調(diào)制。根據(jù)現(xiàn)在晶振技術(shù)的水平，一般準(zhǔn)確度均可做到10－4～10－6量級，因此上述早－晚門的同步設(shè)計可滿足實際應(yīng)用需要。

從方波信號與M序列的同步對比結(jié)果可見：若碼元出現(xiàn)很長的連續(xù)“0”或連續(xù)“1”，則系統(tǒng)無法提取真實的環(huán)路誤差信號，其輸出總是為0，這樣將產(chǎn)生跟蹤誤差。要準(zhǔn)確地進(jìn)行數(shù)學(xué)分析比較困難，采用二階以上環(huán)路可以較直觀地解決此問題，但若0或1連續(xù)時間太長，也不可避免地導(dǎo)致環(huán)路失鎖。要徹底解決該問題必須避免連續(xù)0或1的出現(xiàn)，因此可以對碼元信號采用雙相碼的編碼方式，這樣每個碼元周期都將產(chǎn)生一次高低電平跳變，保證了同步誤差的準(zhǔn)確提取，即可穩(wěn)定同步碼元信號。

4 結(jié)束語

本文設(shè)計的碼元時鐘同步與BPSK調(diào)制方案，各項參數(shù)均可設(shè)置，具有較好的通用性。仿真驗證了在本地時鐘信號速率與碼元速率相差不超過2%時，能夠滿足一般的碼元同步需要。設(shè)計方案在FPGA芯片內(nèi)實現(xiàn)了相應(yīng)功能模塊，輸出了較好的BPSK信號，解決了引言部分提出的3個問題，能夠在工程上進(jìn)行應(yīng)用，希望能給類似工程項目的建設(shè)帶來借鑒和幫助。

［1］Bernard S.數(shù)字通信基礎(chǔ)與應(yīng)用［M］.沈連豐，徐平平，宋鐵成，等，譯.北京：電子工業(yè)出版社，2002. Bernard S.Digital Communication：Fundamentals and Applications［M］.Translated by SHEN Lian-feng，XU Ping-ping，SONG Tie-cheng，et al.Beijing：Publishing House of Electronics Industry，2002.（in Chinese）

［2］王永慶，喬媛，吳嗣亮.基于早遲門位同步環(huán)的FPGA實現(xiàn)［J］.微計算機(jī)信息，2009，25（8）：178－179. WANG Yong-qing，QIAO Yuan，WU Si-liang.Bit Synchronization Loop Based on Early-late Gate by FPGA［J］.Control＆Automation，2009，25（8）：178－179.（in Chinese）

［3］LindseyW C.Synchronization Systems in Communication and Control［M］.Englewood Cliffs，NJ：Prentice-Hall，1972.

［4］Franks LE.Synchronization Subsystems：Analysis and Design［M］.Englewood Cliffs，NJ：Prentice-Hall，1981.

XIE Yong was born in Yujiang，Jiangxi Province，in 1972.He received the M.S.degree in 2004.He is now a senior engineer.His research direction is software radio technology.

Email：emi91＠sina.com

潘高峰（1972—），男，遼寧錦州人，1995年獲學(xué)士學(xué)位，現(xiàn)為高級工程師，主要研究方向測控標(biāo)校技術(shù)；

PAN Gao-feng was born in Jinzhou，Liaoning Province，in 1972.He received the B.S.degree in 1995.He is now a senior engineer.His research direction is TT＆C equipment calibration.

Email：pgfzhy＠163.com

瞿元新（1969—），男，江蘇南通人，1995年獲碩士學(xué)位，現(xiàn)為高級工程師，主要研究方向測控總體技術(shù)研究；

QU Yuan-xin was born in Nantong，Jiangsu Province，in 1969. He received the M.S.degree in 1995.He is now a senior engineer. His research direction is TT＆C technology and systeMdesign.

薛軍（1970—），男，內(nèi)蒙古包頭人，2003年獲碩士學(xué)位，主要研究方向軟件無線電技術(shù)。

XUE Jun was born in Baotou，Inner Mongolia Autonomous Region，in 1970.He receivedthe M.S.degree in 2003.His research direction is software radio technology.

Coherent BPSK Modulation Design Based on Early-Late Gate

XIE Yong，PAN Gao-feng，QU Yuan-xin，XUE Jun
（China Satellite Maritime Tracking＆Control Department，Jiangyin 214431，China）

The principle of early-late gate synchronization technique is analyzed.Synchronization for external symbols is achieved in a single chip of FPGA，and the local coherent carrier is generated.On this base，coherent BPSKmodulation ofexternal symbols is realized.Simulation resultshows that the designedmodule can output BPSK signal and meets the requirement of engineering application.

digital communication；early-late gate synchronization；BPSK；FPGA

date：2013－01－04；Revised date：2013－04－17

??通訊作者：emi91＠sina.coMCorresponding author：emi91＠sina.com

TN919.6

A

1001－893X（2013）06－0759－04

謝勇（1972—），男，江西余江人，2004年獲碩士學(xué)位，現(xiàn)為高級工程師，主要研究方向為軟件無線電技術(shù)；

10.3969／j.issn.1001－893x.2013.06.017

2013－01－04；

2013－04－17