王 寧，田增山，劉 宇，施華雷

(重慶郵電大學(xué) 光纖通信技術(shù)研究所，重慶400065)

到目前為止，移動通信已經(jīng)歷了100多年的歷史，從模擬蜂窩移動通信系統(tǒng)轉(zhuǎn)向數(shù)字蜂窩移動通信系統(tǒng);其業(yè)務(wù)由傳統(tǒng)的電話通信發(fā)展為多媒體業(yè)務(wù)通信［1］。而移動電話是移動通信系統(tǒng)衍生的產(chǎn)物，作為當(dāng)今社會主流的通信工具，它給人們生活帶來方便的同時也存在著很多安全方面的隱患。例如:成為新的不安全因素，給生命、財產(chǎn)、生產(chǎn)安全帶來隱患;成為新的泄密渠道，對信息安全構(gòu)成威脅等。對于移動電話帶來的種種問題，目前對其管控的手段主要依靠國家保密工作部門出臺的一系列規(guī)定限制涉密場所移動終端的使用規(guī)定，要使這些規(guī)定有效執(zhí)行，必須輔之一定的技術(shù)防護(hù)措施［2］。移動終端管控系統(tǒng)作為移動終端管理技術(shù)防護(hù)措施之一，它包含射頻接收機(jī)、基帶處理、上位機(jī)顯示等幾個部分。其中，基帶處理又分為基帶處理算法實現(xiàn)和基帶處理硬件系統(tǒng)兩大部分，基帶處理硬件系統(tǒng)的設(shè)計和實現(xiàn)對基帶處理、乃至整個移動終端管控系統(tǒng)的實現(xiàn)有著不可或缺的重要性和必要性。對于本系統(tǒng)，難點主要表現(xiàn)在基帶算法復(fù)雜度高，運算量較大，數(shù)據(jù)吞吐量大;對基帶處理的正確性和實時性要求較高。對于這些難點，除了基帶算法本身的優(yōu)化處理外，也可以從硬件角度出發(fā)，通過提高基帶處理硬件平臺的處理速度和實時性來提升整個系統(tǒng)的性能。介于基帶處理硬件系統(tǒng)的重要性，故在其設(shè)計上需要特別的注意，否則會對移動終端管控系統(tǒng)的整體實現(xiàn)造成瓶頸，達(dá)不到管控的效果。

由此可見，基帶處理硬件平臺是移動終端管控系統(tǒng)的一個重要組成部，設(shè)計出一種滿足基帶處理功能需求的高性能硬件平臺，對整個移動終端管控系統(tǒng)的可行性具有重要意義。本文針對移動終端管控系統(tǒng)硬件基帶板設(shè)計，而基帶處理板的功能就是為系統(tǒng)提供基帶算法處理的平臺，配合算法完成對移動終端上/下行信號解析，完成阻斷信令構(gòu)造，完成數(shù)據(jù)接收、發(fā)送;完成軟件控制、任務(wù)調(diào)度和上位機(jī)通信等功能;完成移動終端管控系統(tǒng)基帶處理的整體目標(biāo)任務(wù)。

1 系統(tǒng)總體架構(gòu)框圖

基帶處理板的硬件平臺是移動終端管控系統(tǒng)的基礎(chǔ)，其重要性無須多言。經(jīng)過認(rèn)真分析系統(tǒng)的功能需求，查閱國內(nèi)外相關(guān)文獻(xiàn)，比對各種基帶處理方案的優(yōu)缺點，本系統(tǒng)最終的硬件設(shè)計采用多通道FPGA+DSP+ARM的高端組合架構(gòu)，并合理利用各處理器的優(yōu)點，相互配合完成各個功能模塊的工作。

圖1為本設(shè)計的框圖架構(gòu)。本系統(tǒng)總體架構(gòu)以ARM為主控單元，實現(xiàn)對3個基帶處理通道任務(wù)的調(diào)度;同時由ARM通過以太網(wǎng)接口連接上位機(jī)，建立人機(jī)友好界面與基帶處理板聯(lián)系，實現(xiàn)上位機(jī)的控制任務(wù)［3］。設(shè)計中采用2片F(xiàn)PGA完成對射頻前端的接收和發(fā)送任務(wù)，F(xiàn)PGA硬件電路有很強的并行處理能力，可以做預(yù)處理，比如基帶處理中的導(dǎo)頻信號搜索，需要大數(shù)據(jù)量，快速處理完成，但是其算法運算架構(gòu)比較簡單，主要是同步相關(guān)運算，F(xiàn)FT運算;故利用FPGA處理比DSP實現(xiàn)更快，更合適。而DSP能進(jìn)一步完成FPGA預(yù)處理后的基帶數(shù)據(jù)解析。系統(tǒng)中采用兩收一發(fā)3片高主頻的DSP芯片，其讀寫指令周期短，運算速度更快，能夠提高系統(tǒng)的實時性。

圖1 系統(tǒng)總體架構(gòu)圖

2 系統(tǒng)設(shè)計需求

移動終端管控基帶處理板，是針對移動移動終端基帶信號實時處理的硬件系統(tǒng)。系統(tǒng)的基帶處理按照其功能按照信號類型上大體分為3類:第1類是對移動終端上行信號實時解析;第2類是對移動終端下行信號實時解析;第3類是基帶信號消息構(gòu)造，發(fā)送阻斷信令，對移動終端實時管控。

2.1 功能需求

根據(jù)系統(tǒng)設(shè)計需求，功能需要可以分為以下幾個部分:

1)完成對射頻前端數(shù)據(jù)正確、實時接收工作;

2)具有高速基帶信號做預(yù)處理的功能;

3)在特定算法下利用DSP硬件條件，完成預(yù)處理后的數(shù)據(jù)解析工作;

4)實現(xiàn)在特定DSP硬件中完成消息構(gòu)造，且構(gòu)造的消息實時發(fā)送至射頻前端的功能;

5)具備兩個通道接收上下行信號，一個通道發(fā)送下行信號功能;

6)實現(xiàn)基帶板與上位機(jī)數(shù)據(jù)的雙向、實時通信的功能。

2.2 技術(shù)需求

1)基帶處理板構(gòu)造特定阻斷信令的時間小于2 ms。

2)基帶處理板解讀上行信道的時間小于3 ms。

3)基帶處理板解讀下行信道基站配置信息的時間小于4 ms。

4)構(gòu)造阻斷信令到信令發(fā)送完成的時間小于5 ms。

5)射頻與基帶接口交互采用SMA射頻接口和4個30芯的歐品連接器;基帶處理板與上位機(jī)接口采用標(biāo)準(zhǔn)10/100 Mbit/s自適應(yīng)以太網(wǎng)接口。

3 硬件電路設(shè)計

針對圖1中的系統(tǒng)硬件框架，電路設(shè)計的基本要求是滿足各個模塊的功能，同時還必須考慮器件的選型、成本和硬件系統(tǒng)的穩(wěn)定性和可靠性。

3.1 FPGA前端數(shù)據(jù)處理接口設(shè)計

FPGA是基帶板和射頻中頻前端連接的橋梁，是接收、發(fā)送數(shù)據(jù)和發(fā)送控制信息的直接接收者和發(fā)送者。通過圖1可以知道系統(tǒng)中通道1和通道2共享1個FPGA硬件資源，這兩個通道均是接收射頻/中頻數(shù)據(jù)，從同一個12 bit寬的I/O口進(jìn)入FPGA，再通過控制信號將兩路數(shù)據(jù)分開?；鶐О搴蜕漕l中頻板之間的連接由一個30 cm長的傳輸電纜線，這樣會造成信號衰減，送入到終端時驅(qū)動能力就不夠;解決這個問題可以通過驅(qū)動芯片改善，本設(shè)計選用的驅(qū)動芯片是74LVC164245。相關(guān)接口的原理圖如圖2所示。

圖2 基帶與射頻中頻接口原理圖

3.2 DSP系統(tǒng)接口電路

基帶板卡中最為重要的核心器件是DSP處理器，本文選用TMS320C6416型號的DSP，主頻600 MHz，接口操作時鐘133 MHz，該處理器的運算速度達(dá)到4 800 MInstruction/s(兆指令/秒)，且內(nèi)部二級緩存空間達(dá)到1 Mbyte［4］。

TMS320C6416與FPGA的連接主要體現(xiàn)在數(shù)據(jù)傳輸和控制上，包含了DSP連接到FPGA的引腳。DSP利用其EMIFA接口實現(xiàn)對FPGA的無縫連接，EMIFA接口屬于高速接口，實際上，C6416的EMIFA的數(shù)據(jù)接口共有64 bit寬，但是本方案只使用了其中的16 bit。

除了FPGA和DSP之間有數(shù)據(jù)傳輸外，還有其他的信息需要傳輸，這里設(shè)計采用SPI(Serial Peripheral Interface，串行外圍接口)接口實現(xiàn)。它們之間通信連接如圖3所示。

3.3 ARM接口電路

圖3 FPGA與DSP接口模塊原理圖

系統(tǒng)中ARM實現(xiàn)整個系統(tǒng)的任務(wù)調(diào)度，一方面接收上位機(jī)下發(fā)的控制信號，另一方面又將3個通道的消息實時傳送給上位機(jī)。可統(tǒng)計，選用的ARM必須擁有:3個SPI(Serial Peripheral Interface)接口用于和DSP通信;3個串口，其中2個用于和FPGA通信，另外1個用于調(diào)試口;1個網(wǎng)口用于和上位機(jī)通信;以及多個GPIO口、中斷口等?；谝陨蠈RM性能的要求，本方案選擇TI公司推出的處理器OMAP3530，該處理器的MPU(Microprocessor Unit)系統(tǒng)內(nèi)核采用ARM Cortex-A8，是一款基于ARMv7架構(gòu)的應(yīng)用處理器，主頻高達(dá)為720 MHz，功耗低于300 mW，性能高達(dá)2 000 MInstruction/s［5］。嵌入式系統(tǒng)使用的是瑞爾泰科技有限公司(ICE-TEK)OMAP3530MiniBoard，其具有較為完備的通用硬件接口，可以連接市場上通用的計算機(jī)設(shè)備，且支持Linux操作系統(tǒng)［6］。

不同于DSP和FPGA單向通信接口的設(shè)計，系統(tǒng)中ARM與DSP的通信需要實現(xiàn)SPI模式的主從雙向傳輸。而DSP沒有專用的SPI接口，利用其MCBSP(Multichannel Buffered Serial Port)來設(shè)計SPI。在其傳輸中，將ARM設(shè)置為主模式，DSP設(shè)置為從模式，傳輸只能由主器件發(fā)起;如果傳輸需要被動發(fā)起時，需要對傳輸?shù)姆绞竭M(jìn)行改進(jìn)，即除了圖4所示的4根信號線外，ARM和DSP之間還需要增加一根中斷信號線GPIO。

圖4 ARM與DSP、FPGA、PC接口模塊原理圖

3.4 以太網(wǎng)電路設(shè)計

系統(tǒng)中網(wǎng)絡(luò)指令數(shù)據(jù)的傳輸是通過標(biāo)準(zhǔn)的RJ45接口連在ARM外圍，選用配套的以太網(wǎng)控制器進(jìn)行傳輸，本設(shè)計選用SMSC(Smart Mixed-Signal Connectivity)公司2008年推出的LAN9220芯片。它是一種全功能單芯片10/100 Mbit/s以太網(wǎng)控制器，專用于對性能、靈活性、集成方便性和系統(tǒng)成本控制有嚴(yán)格要求的嵌入式應(yīng)用。LAN9220具備與SRAM類型的高性能從接口的集成以太網(wǎng)MAC和PHY。主機(jī)總線接口簡單但功能強大，可為大多數(shù)普通16/32 bit微處理器提供無縫連接。通過集成的校驗和卸載引擎，可為接收和發(fā)送的以太網(wǎng)數(shù)據(jù)幀自動生成16 bit校驗和。其與ARM的接口原理圖如圖5所示［7-8］。

圖5 網(wǎng)絡(luò)數(shù)據(jù)傳輸原理圖

3.5 供電系統(tǒng)

對于高速的系統(tǒng)，在設(shè)計的開始電源就應(yīng)該作為另一個系統(tǒng)級不見考慮。在設(shè)計和選擇電源芯片時大概需要注意以下幾點:

1)電源芯片轉(zhuǎn)換的效率;

2)對于某些器件內(nèi)核電壓和其外設(shè)電壓需要先后供電;

3)模擬器件和數(shù)字器件需要分開供電，大功率芯片也需要單獨供電;

4)整個系統(tǒng)所需要的功耗，電源輸入和輸出應(yīng)增加適當(dāng)?shù)臑V波電容;

5)增加電源反接保護(hù)電路，增加一些LED燈來顯示電源，方便觀測。

本系統(tǒng)電源入口為+5 V，預(yù)計所有器件在程序運行時最大功耗在10～11 W，設(shè)計時選用輸入為20 W的電源供電?；鶐О蹇ㄉ婕癋PGA，DSP，ARM等許多器件，需要多種電平，根據(jù)需要本文設(shè)計了將+5 V轉(zhuǎn)為各種電平的供電系統(tǒng)。

4 測試

4.1 測試目標(biāo)

本文重點介紹的是硬件設(shè)計，對于硬件系統(tǒng)的測試是驗證硬件設(shè)計方案是否可行、完備、可靠的最基本環(huán)節(jié)。

4.2 測試內(nèi)容

1)供電系統(tǒng)測試;

2)FPGA相關(guān)接口測試;

3)ARM相關(guān)接口測試;

4)DSP相關(guān)接口測試。

基帶板卡系統(tǒng)實物圖如圖6所示。

4.3 測試方法和結(jié)果

1)供電測試

圖6 基帶板卡系統(tǒng)實物圖

FPGA系統(tǒng)需要1.2/2.5/3.3 V電壓，分別使用一組ASM1117芯片供電;ARM模塊采用3.3 V電壓，使用AS2830芯片供電;DSP模塊需用1.4 V/3.3 V電壓，分別使用一組TPS54310供電，用萬用表測試電壓，結(jié)果都在0.1 V誤差范圍內(nèi)屬于正常。

2)FPGA與DSP系統(tǒng)接口測試

FPGA是基帶板數(shù)據(jù)接收器件，預(yù)處理后需要將數(shù)據(jù)送給DSP進(jìn)一步處理，此為數(shù)據(jù)接口;DSP需要通過SPI口給FPGA發(fā)送控制信息(如增益、頻偏等)，此為控制接口。以接收通道為例(發(fā)送通道類似)，通道一和通道二共用1個FPGA，每個通道各分配16 kbyte大小FPGA緩存FIFO，構(gòu)建乒乓處理緩存機(jī)制，F(xiàn)PGA通過FIFO向DSP發(fā)送數(shù)據(jù)，比對數(shù)據(jù)的確定正確性。FPGA與DSP之間測試數(shù)據(jù)對比如圖7所示。

圖7 FPGA與DSP之間數(shù)據(jù)測試(截圖)

3)ARM與FPGA系統(tǒng)接口測試

ARM與FPGA通過串口實現(xiàn)信息傳輸，F(xiàn)PGA接口并無專用的串口，需要用普通I/O口通過程序模擬串口。串口需要兩根數(shù)據(jù)線，分別是數(shù)據(jù)接收與發(fā)送。這里以ARM和FPGA之間的串口測試結(jié)果為例來說明設(shè)計的正確性:ARM通過應(yīng)用層向FPGA發(fā)送三個已知數(shù)據(jù)，分別是a、b、c，它們對應(yīng)的ASCII值分別為97，98，99。而FPGA接收到數(shù)據(jù)以二進(jìn)制表示分別是01100001b，01100010b，01100011b，換算成十進(jìn)制為97，98，99，故FPGA正確接收ARM發(fā)送的數(shù)據(jù)。多次比對ARM發(fā)送的數(shù)據(jù)和FPGA接收的數(shù)據(jù)，均無數(shù)據(jù)丟失和錯誤，由此可知ARM和FPGA之間的串口設(shè)計正確。

4)DSP與ARM系統(tǒng)接口測試

DSP選用McBSP接口模擬SPI模式和ARM的SPI接口通信，以實現(xiàn)消息傳輸功能。測試時，ARM發(fā)送已知數(shù)據(jù)，通過DSP接收存儲并觀測數(shù)據(jù)是否正確?；赟PI模式下DSP接收到ARM傳送的數(shù)據(jù)測試如圖8所示。

圖8 DSP與ARM之間數(shù)據(jù)測試(截圖)

5 結(jié)束語

本文充分利用FPGA、DSP、ARM的各自優(yōu)點，設(shè)計了一種多通道基帶處理硬件架構(gòu)方案，實現(xiàn)了良好的人機(jī)交互界面，在硬件系統(tǒng)的實時性、高速性有著很好的體現(xiàn)。通過自主設(shè)計的基帶處理板卡為移動終端管控系統(tǒng)提供了穩(wěn)定可靠的硬件基礎(chǔ)，可以應(yīng)用在某些通信需要限制或者保障的場所。

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［6］李科煌，楊宇紅，孟祥鵬.基于OMAP3530的嵌入式人流關(guān)注方向檢測系統(tǒng)［J］.電視技術(shù)，2011，35(11):121-124.

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［8］Texas Instruments.OMAP35x peripherals overview reference guide［EB/OL］.［2012-09-01］.http://wenku.baidu.com/view/0ff2e618ff00 bed5b9f31d2e.html.