耿新力，王中訓(xùn)

(煙臺大學(xué)光電信息科學(xué)技術(shù)學(xué)院，山東 煙臺 264005)

示波器作為一種常用儀器，在實驗室和工業(yè)化生產(chǎn)線是不可缺少的，并且至今成功完成了從第1代到第7代的改革，八十年代之后數(shù)字信號處理技術(shù)和微處理器的運用在該行業(yè)興起，不久之后便出現(xiàn)了目前廣為使用的高性能數(shù)字存儲示波器［1］。數(shù)字存儲示波器一般采用微處理器進(jìn)行數(shù)據(jù)采集和系統(tǒng)控制，具備組合觸發(fā)、超前觸發(fā)、波形處理、毛刺捕捉、數(shù)字濾波、輸出并拷貝、波形識讀、長時間波形存儲等模擬示波器所不具備的功能［2］。隨著產(chǎn)業(yè)的發(fā)展，對數(shù)字存儲示波器的功能和性能指標(biāo)的需求不斷提高，更高性能的數(shù)字存儲示波器必將是發(fā)展的必然。本設(shè)計基于Altera公司的EP2C35系列處理器，在模擬數(shù)據(jù)的采樣、信號頻率的測量、自檢信號的產(chǎn)生、個性化的波形顯示等環(huán)節(jié)分別進(jìn)行了創(chuàng)新性優(yōu)化，最終設(shè)計制作出一款更高性能且廉價的數(shù)字存儲示波器［3］。

1 系統(tǒng)方案

當(dāng)信號進(jìn)入數(shù)字存儲示波器時，首先示波器將按一定的時間間隔對信號電壓進(jìn)行采樣，之后對這些采樣值進(jìn)行數(shù)字化，即通過轉(zhuǎn)換器變換得到代表每一個實際電壓的二進(jìn)制數(shù)字，進(jìn)一步把這些數(shù)字貯存在存儲器中，最終根據(jù)數(shù)字大小按一定比例把每一個采樣點重現(xiàn)在顯示器上，這樣就能看到清晰的波形［4］。本設(shè)計的總體框圖如圖1所示。

本系統(tǒng)在采樣和數(shù)字化階段對電路進(jìn)行了改進(jìn)，首先要模擬信號經(jīng)過全差分放大器的預(yù)處理將單端信號轉(zhuǎn)化為差分信號，由高速ADC芯片將差分信號轉(zhuǎn)換成二進(jìn)制數(shù)字信號，通過采樣存儲控制模塊控制FIFO(First Input First Output)［5］和雙口RAM協(xié)調(diào)工作完成前端數(shù)據(jù)采集，通過FIFO來匹配信號采樣時鐘和系統(tǒng)時鐘的不同，雙口RAM存儲采樣后的數(shù)據(jù)，后端VGA顯示控制模塊從雙口RAM中定期讀取數(shù)據(jù)，并送至液晶屏實時刷新顯示。為了給示波器提供自檢信號，利用了DDS(Direct Digital Synthesizer)原理產(chǎn)生自檢信號，另外為提高數(shù)據(jù)的利用效率，采集到的波形數(shù)據(jù)可以由FPGA內(nèi)嵌的Nios軟核編程傳到計算機(jī)，也可存儲到Flash中用于波形的回放。

2 系統(tǒng)各模塊設(shè)計

2.1 垂直靈敏度和水平靈敏度

圖1 系統(tǒng)總體框圖

垂直靈敏度對應(yīng)著對信號的放大倍數(shù)，設(shè)計由TI公司生產(chǎn)的高速運放Opa690構(gòu)成的電壓跟隨器以隔離各模塊并提高驅(qū)動后級電路的能力，配合VCA810實現(xiàn)了自動增益控制電路，部分檔位的垂直掃描靈敏度所對應(yīng)的調(diào)理電路放大倍數(shù)如表1所示［6］。

表1 部分檔位與放大倍數(shù)的關(guān)系

水平靈敏度對應(yīng)著ADC的采樣速率，顯示屏選用7 in(1 in=2.54 cm)寸液晶屏 AT070TN92，分辨率為800×480(RGB)，將波形有效顯示區(qū)域制定為600×400，垂直分為8個格，水平分為12個格，得到50×50像素的格子。對于每個格子有50個點，那么采樣速率和時間檔(水平靈敏度)的關(guān)系滿足

式中，T為每個水平格代表的時間，和時間檔相對應(yīng)。

2.2 高速ADC采樣模塊

模擬信號到數(shù)字信號的轉(zhuǎn)換電路主要由TI公司全差分運算放大器THS4503ID、RC組合接口以及高速ADC芯片ADS828構(gòu)成。全差分運算放大器THS4503ID實現(xiàn)了單端信號到差分信號的轉(zhuǎn)換，差分信號具有抑制共模干擾的能力，差分信號相當(dāng)于一對相位相差180°的單端信號相減，因此能提供2倍于單端信號的輸入信號動態(tài)范圍，如圖2所示，若同樣提供2 V(峰峰值)的信號，差分信號每一條僅需1 V(峰峰值)，這樣凈空較大，失真較小。

放大器和高速ADC之間的RC接口電路可以提供隔離，并且可以起一個低通的噪聲濾波器的作用，10 bit高速ADC轉(zhuǎn)換器ADS828的最高采樣頻率為75 MHz，滿足最大實時采樣頻率為70 MHz的要求［7］。

圖2 單端信號轉(zhuǎn)化為差分信號

2.3 觸發(fā)信號產(chǎn)生電路

為了在屏幕上顯示比較穩(wěn)定的波形，對于周期信號必須保證每次采樣的起始位置相同。為了兼顧高速電壓比較器TL3016良好的高頻特性和LM311滯回比較器優(yōu)良的低頻特性，本系統(tǒng)利用TL3016和LM311制作雙路觸發(fā)信號產(chǎn)生電路，根據(jù)實際信號頻率選擇不同的觸發(fā)信號產(chǎn)生電路。

2.4 波形數(shù)據(jù)采集模塊

由圖1的系統(tǒng)框圖以及本系統(tǒng)控制水平靈敏度的方法(通過改變高速ADC采樣時鐘頻率來改變水平靈敏度)可以看出，這個設(shè)計必然帶來ADC的采樣時鐘和FPGA系統(tǒng)時鐘的不匹配問題，為解決前后時鐘不匹配問題本系統(tǒng)引入了一個深度為1024 點的FIFO來匹配采樣時鐘和系統(tǒng)時鐘，輔以雙口RAM來暫存采樣數(shù)據(jù)，兩者協(xié)調(diào)工作不僅提高了本系統(tǒng)的工作效率也保證了顯示的穩(wěn)定。

2.5 等精度頻率測量模塊

如圖3所示，被測信號經(jīng)過觸發(fā)信號產(chǎn)生電路和相應(yīng)的整形電路產(chǎn)生比較標(biāo)準(zhǔn)的方波信號，由FPGA的I/O口輸入頻率測量系統(tǒng)，標(biāo)準(zhǔn)信號由50 MHz系統(tǒng)時鐘倍頻至200 MHz，在系統(tǒng)初始狀態(tài)預(yù)置一個預(yù)置閘門，當(dāng)預(yù)置閘門為高電平(允許計數(shù))時，當(dāng)被測信號的下降沿到達(dá)D觸發(fā)器輸入端時同時啟動計數(shù)器1和計數(shù)器2分別對標(biāo)準(zhǔn)信號與被測信號計數(shù)，而當(dāng)計數(shù)到預(yù)置閘門拉低的時候?qū)嶋H閘門并不是立即關(guān)閉，而是等待下一個被測信號的下降沿的到來，當(dāng)D觸發(fā)器采樣到該下降沿時才能關(guān)閉實際閘門［8］，假定一次測量過程中實際的閘門時間內(nèi)對標(biāo)準(zhǔn)信號的計數(shù)值為Ns，對被測信號的計數(shù)值為NC，由于該系統(tǒng)采用的標(biāo)準(zhǔn)信號為200 MHz，所以被測信號頻率為

圖3 等精度頻率測量系統(tǒng)框圖

2.6 幅度測量

示波器要能夠?qū)Ρ粶y量信號的頻率、峰峰值和有效值進(jìn)行實時性的準(zhǔn)確測量，本系統(tǒng)利用FPGA在數(shù)字信號處理方面的速度和精度的優(yōu)勢，可以直接對采集到得數(shù)字量結(jié)合統(tǒng)計學(xué)原理很方便地測得被測信號的峰峰值和有效值并予以顯示。

2.7 基于DDS的自檢信號發(fā)生器

由于示波器在特定的場合需要校正，特制作基于DDS(直接數(shù)字合成)的自檢信號發(fā)生器，使本系統(tǒng)使用場合更廣，功能更加強(qiáng)大。DDS從相位角度考慮能夠產(chǎn)生正弦波、三角波、方波以及任意編輯波形，而且波形的頻率、幅度、相位均可以靈活調(diào)整，并且精度較高、具有較高頻率切換率。

DDS方程為

其中:fO為需要輸出的模擬信號的頻率，K為頻率控制字，fc為DDS模塊的系統(tǒng)時鐘頻率［9］。

2.8 SOPC資源配置及波形存儲

軟件部分利用了FPGA內(nèi)嵌的軟核Nios，來控制波形的存儲、回放，并且將波形數(shù)據(jù)通過串口傳送到計算機(jī)，之后便可以利用圖形化設(shè)計軟件VB或LabVIEW在計算機(jī)上設(shè)計比較人性化的顯示界面，或者對采集到的波形數(shù)據(jù)進(jìn)行處理。

Flash存儲器使用AMD公司的AM29LV320DB90EI，存儲區(qū)可以配置成兩種，一種模式是，存取2 Mbyte個字，每個字16 bit，分別為D0～D15。另一種存取模式是存取4 Mbyte個字，每個字8 bit，分別為D0～D7。系統(tǒng)選用的高速ADC是10 bit，所以將AM29LV320DB90EI配置成第一種模式。根據(jù)存儲波形的多少控制存儲地址。掉電后波形數(shù)據(jù)存在Flash相應(yīng)空間中，需要再次顯示上次或某個波形時只要按該波形對應(yīng)的存儲地址讀出即可。

3 測試結(jié)果及分析

3.1 測試條件

測試溫度為26℃，信號發(fā)生器為RIGOL－DG1022型，選用RIGOL－DS1102C型示波器作為標(biāo)準(zhǔn)示波器。采用分模塊的測試方法依次測試各項功能。

3.2 測試結(jié)果

3.2.1 波形測試

測試結(jié)果如圖4所示。

圖4 本系統(tǒng)波形顯示與標(biāo)準(zhǔn)示波器波形顯示對照圖

通過對比標(biāo)準(zhǔn)示波器和本系統(tǒng)的波形顯示可以看出系統(tǒng)工作穩(wěn)定，各項基本指標(biāo)顯示正確，同時也驗證了對模擬信號預(yù)處理、觸發(fā)方式、數(shù)據(jù)存儲機(jī)制的優(yōu)化的正確性。

3.2.2 頻率、電壓測試

調(diào)節(jié)函數(shù)發(fā)生器，依次保持輸入信號的電壓、頻率不變，將輸入信號的頻率、電壓依次以一定步進(jìn)值步進(jìn)，觀察系統(tǒng)測量值，測量數(shù)據(jù)如表2、3所示。

通過頻率和電壓的測試結(jié)果可以說明，系統(tǒng)可以準(zhǔn)確的測試頻率5～20 MHz，幅度(峰峰值)0～10 V的模擬信號，并且頻率的誤差控制在0.000% ～0.015%之間，幅度測試誤差1.00% ～4.50%之間，在允許范圍內(nèi)。

3.2.3 波形數(shù)據(jù)多方位存儲測試

經(jīng)測試，當(dāng)需要存儲波形數(shù)據(jù)時可正確通過NIOS調(diào)用雙口RAM里的波形數(shù)據(jù)，并將這些數(shù)據(jù)存儲在Flash中，當(dāng)需要回放原來的波形數(shù)據(jù)時也可以正確的調(diào)出原來存取的數(shù)據(jù)，并在顯示屏上顯示，不丟失采樣點，另外系統(tǒng)與上位機(jī)的交互正常，完成了數(shù)據(jù)到Flash和上位機(jī)的多方位存儲。

表2 頻率測試結(jié)果及誤差表

3.2.4 基于DDS的自檢信號測試

經(jīng)多次檢測，自檢信號產(chǎn)生模塊可以正確輸出頻率0～5 MHz，幅度(峰峰值)0～10 V的無失真模擬信號，另外也可對波形的頻率和幅度以任意步進(jìn)值進(jìn)行編輯，達(dá)到了預(yù)定要求。

4 結(jié)論

本設(shè)計通過FPGA進(jìn)行了數(shù)字存儲示波器的設(shè)計，克服了同步信號的提取和高頻噪聲的消除等難點問題。采用雙路觸發(fā)信號產(chǎn)生電路既兼顧了低頻信號的測量也兼顧了高頻信號的采集，解決了采集高速信號和低速信號之間的矛盾，取得了良好的效果，另外在等精度測頻模塊對標(biāo)準(zhǔn)信號的選取也經(jīng)過了多次仿真和實施，使得數(shù)值的選取和理論的研究真正具有實用性。該系統(tǒng)提出FIFO+RAM存儲機(jī)制、數(shù)據(jù)的多方位存儲、信號預(yù)處理等優(yōu)化方法，對數(shù)字存儲示波器的發(fā)展具有一定的參考和實用價值。

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