廣東省輸變電工程公司 劉積鴻

基于LMS自適應(yīng)算法的電力載波高速數(shù)據(jù)采集模塊的研究

廣東省輸變電工程公司 劉積鴻

本論文旨在研究一種新式電力載波數(shù)據(jù)采集模塊，該模塊用于解決電力載波測量過程中的電壓、電流、溫度等實(shí)時數(shù)據(jù)的傳輸瓶頸問題。本文在分析自適應(yīng)LMS算法結(jié)構(gòu)的基礎(chǔ)上，以FPGA為控制核心，采用一種基于流水線操作和并行結(jié)構(gòu)的自適應(yīng)LMS算法的設(shè)計(jì)，完成采集模塊的硬件層高速數(shù)據(jù)傳輸。本文最后用Hspice仿真工具對硬件電路進(jìn)行了仿真，仿真結(jié)果表明，實(shí)時檢測數(shù)據(jù)的傳輸延時小于2ms，可以很好的滿足載波測量過程的信號預(yù)處理需求，同時保證了系統(tǒng)控制的靈活性。

LMS算法；并行流水線；verilog-XL功能時序；Hspice仿真

1.引言

本論文旨在研究一款新式電力載波數(shù)據(jù)采集模塊，用于解決傳統(tǒng)模塊的數(shù)據(jù)傳輸速率受限問題。采集模塊以Alter公司的EP2C35系列的FPGA為核心，進(jìn)行基于LMS自適應(yīng)算法的研究和設(shè)計(jì)工作，整個采集模塊分為存儲模塊、權(quán)值計(jì)算模塊、調(diào)整誤差計(jì)算模塊和總控制模塊4部分，實(shí)現(xiàn)對采集過程中的電壓、電流、溫度等實(shí)時數(shù)據(jù)的高速傳輸，仿真表明：該采集模塊可以很好的滿足對信號預(yù)處理數(shù)據(jù)傳輸?shù)男枰?，可?shí)現(xiàn)對電力設(shè)備的運(yùn)行環(huán)境進(jìn)行綜合分析。

在高速數(shù)字信號采集、處理領(lǐng)域，現(xiàn)場可編程邏輯器件(FPGA)處理器起著越來越重要的作用，作為算法實(shí)現(xiàn)的硬件基礎(chǔ)和實(shí)時性保證，目前FPGA技術(shù)的高速發(fā)展，已具備了在一FPGA芯片中嵌入整個或大部分?jǐn)?shù)字系統(tǒng)的條件。自適應(yīng)數(shù)據(jù)采集（Adaptive Data Acquisition）主要研究一類結(jié)構(gòu)可變的數(shù)據(jù)采集方法，可以通過自身與外界環(huán)境的接觸來改善數(shù)據(jù)采集的性能，以達(dá)到理想的數(shù)據(jù)采集速度和精度。

本文依據(jù)數(shù)據(jù)采集模塊的實(shí)現(xiàn)原理，運(yùn)用Cadence的設(shè)計(jì)軟件，設(shè)計(jì)了一款性能、時序、功耗整體符合設(shè)計(jì)要求的采集模塊。首先配置了一個具有NIOSⅡ軟核處理器、存儲器、通用I/O口、定時器和通訊接口，組成一個片上采集Soc系統(tǒng)模塊。基于LMS自適應(yīng)硬件算法均使用原理圖輸入與Verilog HDL語言描述相結(jié)合的方式來實(shí)現(xiàn)，總體設(shè)計(jì)采用以Avalon交換架構(gòu)為主線，從頂端到底層逐步細(xì)化，先模塊后整體的方法進(jìn)行，并用Hspice仿真工具對具體的硬件電路進(jìn)行了仿真。本文在一塊FPGA核心基片中實(shí)現(xiàn)嵌入式處理器、存儲器、傳感器控制模塊、通用外設(shè)和復(fù)雜控制算法等集成，使得電路板面積得以大大縮小。

2.LMS算法結(jié)構(gòu)分析

自適應(yīng)濾波的研究始于20世紀(jì)50年代末，Hoff最早提出了最小均方(LMS)算法。LMS算法的結(jié)構(gòu)簡單，計(jì)算量不大，且易于在硬件處理器中實(shí)現(xiàn)。LMS算法的權(quán)值估計(jì)的過程為：估計(jì)二次型表面關(guān)于權(quán)值的梯度，將權(quán)值沿梯度減小的方向移動一小步。每移動一小步的固定數(shù)值我們稱之為步長，我們將移動的步長取到無限小，就可以得到零誤差的近似解。

LMS算法即最小均方算法，它不是取的短項(xiàng)平均值的差來作為均方誤差 的梯度估計(jì)值，而是簡單的取 本身作為 的估值。因此該算法的計(jì)算量小，易于實(shí)時實(shí)現(xiàn)。

自適應(yīng)最小均方算法的原理如下：

(1)式中YK為系統(tǒng)的當(dāng)前輸出值。

(2)式中dk為設(shè)定輸出，是系統(tǒng)的理想輸出； 為調(diào)整誤差，用它來實(shí)現(xiàn)權(quán)值的調(diào)整；Wk為可調(diào)權(quán)向量，Wk={w0，w1，w2，…，wL}；Xk為輸入樣本向量，Xk={X0，X1，X2，…，XL}；L為權(quán)值。在自適應(yīng)過程的每次迭代時，LMs算法有如下的梯度估值的形式：

由權(quán)值迭代的原始公式及式(3)可以推導(dǎo)出形如式(4)LMS算法的權(quán)值迭代公式：

式中μ為步長，用于控制穩(wěn)定性的增益。在保證權(quán)值收斂的取值范圍內(nèi)，μ值越大自適應(yīng)的速度越快，但會產(chǎn)生相應(yīng)的大超調(diào)。我們對于μ值大小的選取，以系統(tǒng)的實(shí)際需求為準(zhǔn)。

LMS算法的計(jì)算過程：

如圖l所示，LMS算法的執(zhí)行過程如下：(1)輸入XK與權(quán)值WK的各分量，將其對應(yīng)相乘并累加求和得到實(shí)際輸出YK；(2)將實(shí)際輸出YK與期望輸出DK相減，計(jì)算出調(diào)整誤差εk；(3)調(diào)整誤差εk與步長的2倍即2μ相乘，得到一個中間結(jié)果A；(4)中間結(jié)果A再與輸入XK相乘又得到一個中間結(jié)果B；(5)中間結(jié)果B是一個向量，它與原來的權(quán)值的每一個分量對應(yīng)相加，從而得到新的權(quán)值向量。(6)把新的權(quán)值向量再與新的輸入向量組合進(jìn)行(1)到(5)步驟的操作，如此循環(huán)下去直至求出自適應(yīng)結(jié)果。當(dāng)權(quán)值數(shù)較多時，用流水線操作并行結(jié)構(gòu)設(shè)計(jì)的方法實(shí)現(xiàn)FPGA主控器和多個實(shí)時檢測數(shù)據(jù)的通訊。

3.基于LMS算法的采集模塊實(shí)現(xiàn)

根據(jù)LMS算法的計(jì)算過程及易于在硬件中實(shí)現(xiàn)性，我們把步驟(1)、(2)合并在一個模塊中，定義為調(diào)整誤差計(jì)算模塊；把步驟(3)～(5)進(jìn)行組合成另一個模塊，定義為權(quán)值計(jì)算模塊；為了能在FPGA芯片上實(shí)現(xiàn)LMS算法，還需要權(quán)值存儲器和輸入信號存儲器來達(dá)到權(quán)值和輸入信號的時分復(fù)用的效果。權(quán)值存儲模塊由權(quán)值存儲器和輸入信號存儲器組成。圖2表示了系統(tǒng)的基本結(jié)構(gòu)。

圖1 LMS算法的實(shí)現(xiàn)原理框圖

圖2 基于LMS算法的FPGA的各個組成模塊

圖3 調(diào)整誤差計(jì)算模塊的控制碼時序

圖4 端口電路的Hspice功能仿真

圖5 端口硬件的自適應(yīng)濾波仿真

3.1 總控制模塊

總控制模塊是該系統(tǒng)的核心模塊，該模塊的主要功能有：(1)初始化各模塊；(2)產(chǎn)生控制信號，控制每個模塊完成其的功能；(3)協(xié)調(diào)各個模塊的操作，使FPGA內(nèi)部數(shù)據(jù)采集、傳輸以流水線方式工作。

FPGA總控制模塊的實(shí)現(xiàn)電路有兩種形式：一種是微程序(微代碼)控制單元；另一種是外部傳感器的數(shù)據(jù)總線連線實(shí)現(xiàn)的控制單元，即硬件線式的控制單元。本文在此采用的是第一種形式的微程序控制單元，通過產(chǎn)生控制碼來實(shí)現(xiàn)對系統(tǒng)的控制。

3.2 調(diào)整誤差計(jì)算模塊

該模塊的邏輯單元用硬件描述語言可以很方便地實(shí)現(xiàn)。該模塊的功能是：(1)計(jì)算系統(tǒng)的輸出結(jié)果；(2)計(jì)算調(diào)整誤差，用來進(jìn)行權(quán)值的調(diào)整。圖3所示為誤差計(jì)算模塊的控制碼組的時序仿真波形。在圖3中，在C[7..O]=00000000時，初始化整個模塊；C[7..O]=01000000時至01llllll時，從輸入信號模塊與權(quán)值存儲模塊讀取數(shù)值，并進(jìn)行運(yùn)算，寄存器的輸入為加法器的輸出實(shí)現(xiàn)累加；當(dāng)C[7..O]=10000000時，將硬件輸出狀態(tài)記錄并保存，寄存器清零。

3.3 權(quán)值計(jì)算模塊

該模塊的時序邏輯控制也采用控制碼的方法實(shí)現(xiàn)，以一個乘法器和一個寄存器的組合的形式實(shí)現(xiàn)系數(shù)調(diào)整單元。乘法器的一個輸入端是常數(shù)，即步長μ。通過改變這個輸入端的值可以實(shí)現(xiàn)不同的步長，以滿足不同的收斂速度和失調(diào)。寄存器的作用是進(jìn)行合理的舍位處理，以免位長過長，影響后面的計(jì)算。另外，乘法器和存儲模塊的乘法器時分復(fù)用，在不影響實(shí)時性的情況下可以提高資源利用率。

3.4 存儲模塊

EP2C35系列FPGA存儲模塊有輸入信號存儲器和權(quán)值存儲器兩部分組成。同時采用兩組存儲器有利于采用流水線的操作方式，這樣可以使讀操作和寫操作獨(dú)立進(jìn)行。

4.Hspice硬件仿真

4.1 多數(shù)據(jù)采集信號的功能仿真

利用硬件描述語言進(jìn)行功能仿真時，由于涉及到多個外部數(shù)信號的采集，在此把采集方式設(shè)定為：上升沿、下降沿、多邊沿以及直線和反相器等幾種信號的實(shí)時采集。對應(yīng)不同的觸發(fā)脈沖，圖4給出了上升沿、下降沿觸發(fā)和雙沿觸發(fā)的輸出仿真圖形。

在前三個時鐘周期，在OUTCLK上升沿到來時，將從CLB-SEL1所采集的信號輸送到Verilog-Out處，控制信號O-SEL1，O-SEL2，O-SEL3，O-SEL4電平的設(shè)置分別為1，O，1，O；在第四到第六個時鐘周期之間，即在時鐘信號的上升沿和下降沿都會將從CLB-SELl采集到的信號送到輸出端Verilog-Out，這時控制端O-SEL1，O-SEL2，O-SEL3，O-SEL4分別設(shè)置為O，O，0，0，這時與其他控制項(xiàng)的設(shè)置無關(guān)，即直接將輸出信號通過最后的選擇器。

對于端口硬件的自適應(yīng)濾波仿真如圖5所示，在8位權(quán)值的自適應(yīng)橫向?yàn)V波仿真器中，濾除上升沿、下降沿、雙沿以及正弦信號的系統(tǒng)躁聲。在權(quán)值的初始值全為0時，采集權(quán)值的位長為16位，精度為13位。從圖5（左）可見，采集數(shù)據(jù)收斂速度比、較慢。當(dāng)權(quán)值的初始值為1，O跳變時，收斂速度教快，圖5（右）可見。由此，可以驗(yàn)證基于LMS算法正確，采集的精度和準(zhǔn)確級達(dá)到設(shè)計(jì)要求。

5.結(jié)束語

本文分析了基于EP2C35系列FPGA的高速數(shù)據(jù)采集模塊實(shí)現(xiàn)，并進(jìn)行了LMS算法仿真，結(jié)果證明該方案是可行的。該模塊用于新式電力載波測量過程的高速數(shù)據(jù)采集，以實(shí)現(xiàn)采集過程中的電壓、電流、溫度等實(shí)時數(shù)據(jù)的高速傳輸，仿真驗(yàn)證該模塊達(dá)到將采集波形快速收斂的效果。在該系統(tǒng)的設(shè)計(jì)中，采用模塊化設(shè)計(jì)可以方便的調(diào)整設(shè)計(jì)中的錯誤，并易于升級和更新。采用流水線的操作方式提高了自適應(yīng)的收斂速度，較好的滿足實(shí)時性要求。在權(quán)值較多的時候，可以采用并行結(jié)構(gòu)處理的方法滿足實(shí)時性要求，通過誤差系數(shù)調(diào)整單元實(shí)現(xiàn)不同的收斂步長，從而達(dá)到符合系統(tǒng)要求的收斂速度和精度。

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劉積鴻（1988－），大學(xué)本科，助理工程師，現(xiàn)供職于廣東省輸變電工程公司，主要研究方向：變電站建設(shè)、測控保護(hù)、智能電網(wǎng)。