楊 兵 ，羅 靜，于宗光1，

(1.江南大學(xué)物聯(lián)網(wǎng)學(xué)院，江蘇 無(wú)錫214122;2.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫214035)

大規(guī)模集成電路面臨的一個(gè)普遍的可靠性問(wèn)題是由ESD((Electro－Static－Discharge)靜電引起的芯片失效問(wèn)題，行業(yè)有足夠多的報(bào)道及實(shí)踐證明，至少35%的芯片失效是由ESD 失效引起的［1］。所以ESD 防護(hù)設(shè)計(jì)是值得電路設(shè)計(jì)師高度關(guān)注的一個(gè)焦點(diǎn)。并隨著芯片制造工藝技術(shù)向亞微米、深亞米及納米級(jí)發(fā)展，芯片的規(guī)模與復(fù)雜度呈指數(shù)級(jí)增長(zhǎng)，ESD 防護(hù)設(shè)計(jì)受工藝、器件、電路以及系統(tǒng)等各個(gè)層面因素的影響越來(lái)越大，設(shè)計(jì)也變得更加復(fù)雜，且因?yàn)槠湓O(shè)計(jì)與電路相關(guān)性極強(qiáng)，也是電路設(shè)計(jì)師所面臨的一個(gè)關(guān)鍵設(shè)計(jì)挑戰(zhàn)。常規(guī)ESD 設(shè)計(jì)往往在輸入、輸出PAD 以及電源、地PAD 附近放置ESD 防護(hù)結(jié)構(gòu)，但即使已有這些適當(dāng)?shù)腅SD 防護(hù)電路，仍會(huì)出現(xiàn)芯片內(nèi)部電路因ESD 失效而發(fā)生的異常損傷問(wèn)題［2］。近年來(lái)我們研制的多個(gè)電路實(shí)驗(yàn)也證明，常常帶有ESD 保護(hù)結(jié)構(gòu)［3－6］的端口在ESD 試驗(yàn)之后都很正常，但芯片內(nèi)部已經(jīng)出現(xiàn)很多問(wèn)題。所以ESD 防護(hù)設(shè)計(jì)必須要注意全芯片防護(hù)架構(gòu)的設(shè)計(jì)，才能夠真正避免內(nèi)部電路發(fā)生異常操作問(wèn)題［6］。

1 ESD 保護(hù)原理

ESD 保護(hù)電路設(shè)計(jì)的目的就是要避免工作電路成為ESD 的放電通路而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD 電流引入電源線［8］。這個(gè)低阻旁路不但要能吸收ESD 電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過(guò)載而受損。在電路正常工作時(shí)，抗靜電結(jié)構(gòu)是不工作的，這使ESD 保護(hù)電路還需要有很好的工作穩(wěn)定性，能在ESD 發(fā)生時(shí)快速響應(yīng)［9］，在保護(hù)電路的同時(shí)，抗靜電結(jié)構(gòu)自身不能被損壞，抗靜電結(jié)構(gòu)的負(fù)作用必須在可以接受的范圍內(nèi)，并防止抗靜電結(jié)構(gòu)發(fā)生閂鎖。

2 全芯片ESD 設(shè)計(jì)難點(diǎn)

2.1 芯片概況

全芯片ESD 方案驗(yàn)證電路是一款為某整機(jī)用戶定制的專用VLSI 電路，采用SMIC 0.35 μm 2P4M Polycide 混合信號(hào)CMOS 工藝流片。電路內(nèi)部集成有一個(gè)32 bit CPU、一個(gè)用戶專用IP、兩個(gè)全定制10 bit 模數(shù)轉(zhuǎn)換、一個(gè)數(shù)字鎖相環(huán)DPLL、64 kbit×32 SRAM、64kbit×32 ROM，還包括通用USB2.0 與CAN等接口模塊，是一個(gè)典型的數(shù)?；旌螴C 芯片，規(guī)模約為150×104門，IO 端口391 個(gè)。該芯片采用雙電源供電(5 V 與3.3 V)，具有3 組不同電壓的電源組及3 組地線組，由于多電源、混合電壓的特性，給全芯片ESD 設(shè)計(jì)帶來(lái)很高的設(shè)計(jì)難度。

2.2 全芯片ESD 設(shè)計(jì)難點(diǎn)

該芯片內(nèi)部有3 組不同的電源，在片內(nèi)電源鋁線完全隔斷;地線組也分為3 組，在片內(nèi)鋁線互不相連，但通過(guò)襯底相連，電源與地的分組情況如表1。通過(guò)對(duì)芯片工作模式分析，輸出管腳上大驅(qū)動(dòng)器上的快速翻轉(zhuǎn)必將在電源總線上引入較大的噪聲，為了減緩驅(qū)動(dòng)器引起的電源噪聲對(duì)芯片內(nèi)部邏輯及端口TTL 電平的影響，兩組3.3 V 的電源組(VDD33/VSS33，VDD/VSS)都被從壓點(diǎn)分別引入芯片，鑒于模擬電路對(duì)噪聲的高敏感性，需進(jìn)行分開供電設(shè)計(jì)。

表1 芯片電源、地分組情況

由于復(fù)雜的電源分組，使該芯片的ESD 設(shè)計(jì)相當(dāng)?shù)赜须y度。表2 是HBM(Human Body Mode)標(biāo)準(zhǔn)中給出的Ic 進(jìn)行ESD 試驗(yàn)時(shí)的引腳測(cè)試組合說(shuō)明。從這張表中我們可以看出，ESD 測(cè)試時(shí)，電源分組越多，ESD 測(cè)試組合就將越多。如果依照為每一種組合提供有效的ESD 電流泄放通路的原則進(jìn)行全芯片ESD 防護(hù)設(shè)計(jì)，那么芯片的ESD 設(shè)計(jì)難度不言而喻了。

表2 集成電路ESD 引腳測(cè)試組合(Pin Under Test，PUT)

該芯片的3 個(gè)電源由于片內(nèi)鋁不相連，所以必須分為3 個(gè)電源組;3 個(gè)地線片內(nèi)雖然通過(guò)襯底相連，但由于單晶材料襯底的電阻不會(huì)低于2 Ω，所以按標(biāo)準(zhǔn)規(guī)定也是必須分成3 個(gè)組。流片后的芯片地線之間電阻測(cè)量數(shù)據(jù)顯示，VSS－VSS 間:1.8 Ω ～1.9 Ω，VSS－VSS33 間:8.6 Ω ～9.0 Ω，VSS－VSSA間:20 Ω ～21 Ω，VSS33－VSSA 間:23 Ω。這些數(shù)據(jù)足以說(shuō)明通過(guò)襯底相連的3 個(gè)地線在進(jìn)行ESD 測(cè)試時(shí)不能分為一組。

通過(guò)以上分析可知:該芯片將面臨7 種ESD 測(cè)試組合((1)Al1－to－VDD;(2)Al1－to－VDD33;(3)Al1－to－VDDA;(4)All－to－VSS;(5)All－to－VSS33;(6)Allto－VSSA;(7)IO－to－IO)，如果不仔細(xì)分析這些測(cè)試組合發(fā)生時(shí)ESD 電流的放電通路，并精心設(shè)計(jì)合理的ESD 防護(hù)結(jié)構(gòu)，那么任何一個(gè)通路的問(wèn)題反應(yīng)為芯片的ESD 故障臨界電壓，后果就可想而知了。

同時(shí)全芯片ESD 的設(shè)計(jì)難點(diǎn)還體現(xiàn)在其他幾個(gè)方面:必須在高電平與低電平之間提供合理的ESD 防護(hù)器件;不同電源、不同地線引腳之間既要提供足夠多的防護(hù)器件，又需保證滿足要求的噪聲隔離;需要消除電源、地線寄生電容及電阻對(duì)ESD的負(fù)面影響;由于模擬電源及地引腳僅有一對(duì)，放置在芯片一角，所以ESD 防護(hù)結(jié)構(gòu)加入時(shí)有難度，需要合理解決。

3 全芯片ESD 設(shè)計(jì)方案

全芯片ESD 設(shè)計(jì)思路按照先工藝、再器件、再電路3 個(gè)層次進(jìn)行的:

(1)充分理解制造工藝ESD 方面的能力及局限，為全芯片ESD 設(shè)計(jì)做準(zhǔn)備;

(2)理清芯片電源地線網(wǎng)絡(luò)，并根據(jù)ESD 設(shè)計(jì)要求統(tǒng)一規(guī)劃;

(3)根據(jù)ESD 測(cè)試組合基本原則，分析設(shè)計(jì)全芯片ESD 防護(hù)架構(gòu);

(4)結(jié)合目標(biāo)工藝狀況，決定有效防護(hù)器件的設(shè)計(jì)及選用;

(5)考慮電源、地線寄生電容及電阻的影響，合理安排防護(hù)電路在芯片中的擺放位置。

3.1 工藝ESD 評(píng)價(jià)分析

該電路流片基于Polycide 工藝，所以工程師無(wú)需考慮該工藝對(duì)ESD 的負(fù)面影響;同時(shí)工藝廠家也提供目標(biāo)工藝的ESD 防護(hù)器件的特征化報(bào)告，并給出了詳細(xì)的ESD 設(shè)計(jì)規(guī)則，因此工藝可保證無(wú)需采用ESD 注入版。基于這種針對(duì)ESD 有特別設(shè)計(jì)的生產(chǎn)工藝，工程師設(shè)計(jì)的重心將是對(duì)已有防護(hù)器件評(píng)價(jià)及選用、芯片特定所需防護(hù)器件的設(shè)計(jì)及全芯片ESD 架構(gòu)設(shè)計(jì)。

3.2 ESD 防護(hù)器件設(shè)計(jì)

該電路采用全正向設(shè)計(jì)流程(模擬IP 除外)，I/O 端口及標(biāo)準(zhǔn)單元部分邏輯直接采用目標(biāo)工藝提供的庫(kù)。根據(jù)經(jīng)驗(yàn)及對(duì)目標(biāo)工藝的分析，選用了庫(kù)中如圖1 所示一些ESD 結(jié)構(gòu)實(shí)現(xiàn)整個(gè)芯片I/O 端口的保護(hù)及電源至地之間的保護(hù)。

圖1 電路各端口壓點(diǎn)ESD 結(jié)構(gòu)

3.3 電源地線網(wǎng)絡(luò)ESD 設(shè)計(jì)

該電路是大D 小A 型設(shè)計(jì)，模擬電路只占據(jù)芯片內(nèi)核面積的2/7 大小，放置在芯片左下角，僅有一對(duì)電源組提供供電，并規(guī)劃這組電源(VDDA)及地(VSSA)線僅圍繞模擬模塊布線。當(dāng)進(jìn)行Al1－to－VDDA 或All－to－VSSA 組合測(cè)試分析時(shí)發(fā)現(xiàn)，假設(shè)位于芯片右上角的引腳被破壞，向芯片左下角的VDDA 引腳放電，其放電路徑將長(zhǎng)得無(wú)法忍受，結(jié)果通常是端口未壞而電路內(nèi)部已損傷。為了解決這個(gè)問(wèn)題，設(shè)計(jì)時(shí)在芯片外圍設(shè)計(jì)了一個(gè)寬為20 μm，由頂層鋁線及其下一層鋁線疊層設(shè)計(jì)的VDDA 環(huán)，盡量減小該環(huán)的寄生電阻，連接至片上唯一VDDA 引腳，并通過(guò)環(huán)再與芯片其他電源引腳之間放置多組電源至電源的保護(hù)電路。

3.4 多電源之間ESD 設(shè)計(jì)

由于不同組電源VDD33、VDD、VDDA 之間在片內(nèi)是物理隔斷，VSS33、VSS、VSSA 之問(wèn)片內(nèi)也沒有鋁線短接它們，僅通過(guò)襯底相連，如果在不同組電源間、地間不考慮直接的ESD 靜電電流的泄放通路，極易導(dǎo)致片內(nèi)損傷。所以在VDD 與VDD33，VDD與VDDA 之間都特別設(shè)計(jì)了專門的保護(hù)結(jié)構(gòu);同樣，通過(guò)直接放置有效的PPP(Power－to－Power Protection)結(jié)構(gòu)在VSS33 與VSS，VSS 與VSSA 之間，也可以提高整個(gè)芯片的ESD 水平。

在防護(hù)結(jié)構(gòu)的選擇上，設(shè)計(jì)了陽(yáng)極與陰極頭尾連接的二極管串，將完全分離的電源線連在一起，詳見圖2。由于單向二極管串聯(lián)后的導(dǎo)通電阻會(huì)影響ESD 靜電電流泄放效率，所以雖然多級(jí)二級(jí)管串聯(lián)對(duì)電源間的噪聲隔離有益，在選擇二極管串聯(lián)級(jí)數(shù)時(shí)仍需慎重。設(shè)計(jì)時(shí)要參考工藝方面提供的二極管的特性參數(shù)，如一級(jí)、二級(jí)甚至更多級(jí)串聯(lián)時(shí)的導(dǎo)通電阻及正向?qū)妷?，同時(shí)結(jié)合電路情況平衡ESD防護(hù)與電源噪聲隔離的雙重需求。3.3 V 的VDD與5 V 的VDD33 之間采用了PMOS 器件，可見圖2，在正或負(fù)ESD 靜電打擊時(shí)，該器件可以提供雙向放電通路。

圖2 全芯片ESD 防護(hù)構(gòu)架

3.5 全芯片ESD 架構(gòu)設(shè)計(jì)

該電路所采用的全芯片ESD 防護(hù)架構(gòu)見圖2，圖中IOP(I/O Protection)，PGP(Power－to－Ground Protection)及PPP 的標(biāo)識(shí)用法借鑒了國(guó)外慣用做法。在完全了解了電路制造工藝ESD 能力與完成芯片電源/地線網(wǎng)絡(luò)規(guī)劃后，決定了全芯片ESD 防護(hù)架構(gòu)，設(shè)計(jì)了有效IOP、PGP 及PPP 防護(hù)器件。但是全芯片ESD 設(shè)計(jì)還有一個(gè)較重要的方面需高度重視，研究結(jié)果顯示，在內(nèi)部芯片之間的電源與地，由于有很長(zhǎng)電源線、地線寄生電阻、寄生電容的引入，將嚴(yán)重影響ESD 防護(hù)電路的有效性，所以必須合理安排防護(hù)電路在芯片中的位置。電路設(shè)計(jì)師必須估算被破壞引腳至接地放電引腳之間最長(zhǎng)路徑、最壞情況下的泄放通路上的寄生電阻，以保證其間放置了有效的ESD 保護(hù)電路?；诖嗽瓌t，在該芯片外圍端口之間的空余位置，每間隔2 000 μm～2 500 μm 處放置了多組“冗余”的ESD 防護(hù)電路，以達(dá)到消除電源線、地線寄生電容及電阻對(duì)ESD的負(fù)面影響。

4 實(shí)驗(yàn)結(jié)果與分析

全芯片ESD 方案驗(yàn)證電路為一款專用VLSI 芯片，芯片本身情況見本文3.1，電路內(nèi)部具有數(shù)字與模擬電路兩部分，采用雙電源供電方式(5 V 與3.3 V)，具有三組不同電壓的電源組及三組地線組。該電路采用SMIC 0.35 μm 2P4M Polycide 混合信號(hào)CMOS 工藝實(shí)現(xiàn)，電路ESD 試驗(yàn)結(jié)果為HBM ESD等級(jí)達(dá)到了4 500 V，表明了該全芯片ESD 防護(hù)構(gòu)架方案切實(shí)可行。

5 結(jié)論

全芯片ESD 設(shè)計(jì)是一個(gè)系統(tǒng)工作，芯片設(shè)計(jì)師應(yīng)當(dāng)謹(jǐn)慎地站在全芯片角度上，系統(tǒng)地考慮ESD 防護(hù)設(shè)計(jì)。本文提出了全新的深亞微米CMOS 電路多電源全芯片ESD 方案，流片試驗(yàn)表明具有良好的ESD 防護(hù)效果，但存在的缺憾是由于方案復(fù)雜必然占用較多的芯片面積，希望在以后的研究中進(jìn)行改進(jìn)。

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