王茂林 楊合圣

（92823部隊(duì) 三亞 572021）

1 引言

近些年，隨著CMOS集成電路制作工藝的不斷成熟與發(fā)展，F(xiàn)PGA器件集成度越來越高，價(jià)格不斷下降，并以其性能高、可靠性好、以及現(xiàn)場(chǎng)修改、現(xiàn)場(chǎng)驗(yàn)證、現(xiàn)場(chǎng)實(shí)現(xiàn)的數(shù)字系統(tǒng)單片化的應(yīng)用趨勢(shì)而日益成為電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域的熱門技術(shù)。特別是FPGA高速、并行的處理能力，使其能夠快速?gòu)?fù)雜地處理通信信號(hào)。

2 基本原理

擴(kuò)頻信號(hào)發(fā)生器［1～3］將要發(fā)送的信息用偽隨機(jī)序列擴(kuò)展到一個(gè)很寬的頻帶上去，在接受端與發(fā)射端用相同的偽隨機(jī)序列對(duì)接受到的擴(kuò)頻信號(hào)進(jìn)行解擴(kuò)處理，恢復(fù)出原始信息。

3 總體設(shè)計(jì)方案

根據(jù)擴(kuò)頻信號(hào)發(fā)生器的基本工作原理，我們給出了一套總體設(shè)計(jì)方案，如圖1所示。信號(hào)發(fā)生器主要由單片機(jī)控制系統(tǒng)、載波發(fā)生器、擴(kuò)頻偽隨機(jī)碼發(fā)生器、擴(kuò)頻偽碼編碼器和BPSK擴(kuò)頻信號(hào)調(diào)制器組成。單片機(jī)通過邏輯接口對(duì)頻率合成器、信息碼、偽碼發(fā)生器進(jìn)行控制。偽隨機(jī)碼［4］由載波頻率分頻得到，信息碼與偽隨機(jī)碼進(jìn)行擴(kuò)頻調(diào)制。頻率合成器產(chǎn)生的正弦波與擴(kuò)頻偽隨機(jī)碼進(jìn)行二進(jìn)制移相鍵控調(diào)制，調(diào)制后的數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)后通過濾波器輸出給發(fā)射機(jī)。

圖1 擴(kuò)頻發(fā)射系統(tǒng)總體設(shè)計(jì)

其中，DDS由相位累加器、查詢表ROM和數(shù)模轉(zhuǎn)換器DAC所組成。相位累加器由A位加法器與A位寄存器組成。DDS查詢表ROM所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值，在每個(gè)時(shí)鐘周期內(nèi)，相位累加器輸出A位對(duì)其尋址，最后輸出為該相位對(duì)應(yīng)的二進(jìn)制正弦幅值列表序列。數(shù)模轉(zhuǎn)換器DAC作用是將數(shù)字信號(hào)轉(zhuǎn)換成所需的模擬量信號(hào)。

4 DDS的原理圖及其各波形特點(diǎn)

在參考時(shí)鐘的控制下，相位累加器對(duì)對(duì)頻率控制K進(jìn)行相位累加，得到的相位序列φ（n）對(duì)波形存儲(chǔ)器尋址，使之輸出相對(duì)應(yīng)的幅度碼，經(jīng)過數(shù)模轉(zhuǎn)換器得到對(duì)應(yīng)的梯形波，最后經(jīng)過低通濾波器得到連續(xù)變化的所需頻率波形。

相位序列的實(shí)現(xiàn)實(shí)際上是一個(gè)相位累加的過程，可以用相位累加器來實(shí)現(xiàn)此過程。相位累加器結(jié)構(gòu)如圖2所示。

圖2 相位累加器結(jié)構(gòu)圖

相位累加器具體的工作過程為：一個(gè)時(shí)鐘脈沖到來時(shí)，數(shù)字全加器將上一個(gè)時(shí)鐘周期內(nèi)寄存器所寄存的值與輸入?yún)?shù)K相加，其和存入寄存器當(dāng)作相位累加器的當(dāng)前相位值輸出，K為一個(gè)時(shí)鐘周期內(nèi)相位的增量。

DDS［5～7］是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計(jì)算器三個(gè)部分。頻率控制寄存器可以串行或并行的方式裝載并寄存用戶的頻率控制碼；相位累加器根據(jù)頻率控制碼在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行相位累加，得到一個(gè)相位值；正弦計(jì)算器則對(duì)相位值計(jì)算數(shù)字化正弦波幅度。DDS芯片輸出的一般是數(shù)字化正弦波，因此還需要經(jīng)過高速D／A轉(zhuǎn)換器和低通濾波器才能得到一個(gè)可用的模擬頻率信號(hào)，DDS原理如圖3所示。

圖3 波形輸出DDS原理框圖

5 BPSK 調(diào)制［8～10］

二進(jìn)制移相鍵控（BPSK）方式是受鍵控的載波相位按基帶脈沖而改變的一種數(shù)字調(diào)制方式。這種以載波的不同相位直接去表示相位數(shù)字信息的相位鍵控，通常被稱為絕對(duì)移相方式。

在數(shù)學(xué)上它可以用載波與一個(gè)取值為0，1的偽隨機(jī)碼C（t）的函數(shù)的乘積來表示。載波相位隨調(diào)制信號(hào)1或0而改變，通常0°與180°。

對(duì)載波調(diào)制進(jìn)行二進(jìn)制相移鍵控有兩種方法：直接調(diào)相法和相位選擇法。直接調(diào)相法是用偽隨機(jī)序列與載波直接相成。由于直接調(diào)相精度不高，因此本信號(hào)發(fā)生器采用相位選擇法對(duì)載波進(jìn)行調(diào)制。即用偽隨機(jī)碼去控制電路，選擇不同相位的載波輸出，載波調(diào)制原理如圖4。

圖4 載波調(diào)制示意圖

由載波調(diào)制示意圖可知當(dāng)調(diào)制碼為1時(shí)，載波正常輸出，當(dāng)調(diào)制碼為0時(shí)，載波翻轉(zhuǎn)。

6 擴(kuò)頻調(diào)制模塊設(shè)計(jì)

m碼［12］的實(shí)現(xiàn)：m碼生成器由移位寄存器，模二加法器與反饋線路組成圖5是一個(gè)m碼生成器的原理圖，假設(shè)有n個(gè)移位寄存器它的狀態(tài)Xi經(jīng)Ci相乘后模二相加。

圖5 m碼生成器原理圖

該電路如圖6所示，由4個(gè)D觸發(fā)器，1個(gè)或門，1個(gè)異或門，1個(gè)脈沖輸入，1個(gè)m碼輸出。4個(gè)觸發(fā)器實(shí)現(xiàn)移位功能，當(dāng)有1個(gè)cp脈沖來臨時(shí)前一個(gè)D觸發(fā)器Q端值被送入下一個(gè)觸發(fā)器D端實(shí)現(xiàn)了移位。若初始為0000則輸出為001111010110。用maxpulsII對(duì)電路進(jìn)行波形仿真得圖7。

圖6 擴(kuò)頻碼實(shí)現(xiàn)電路圖

圖7 擴(kuò)頻碼實(shí)現(xiàn)電路的仿真波形

由仿真波形可以看出與理論值相符，此電路可以實(shí)現(xiàn)m碼。由于本電路周期不長(zhǎng)，要增加其隨機(jī)性可增加移位寄存器個(gè)數(shù)。

7 結(jié)語

擴(kuò)頻通信是現(xiàn)代通信系統(tǒng)重要技術(shù)，可以顯著提高通信系統(tǒng)抗干擾的能力，特別是抗干擾的能力。第三代移動(dòng)通信的三個(gè)國(guó)際標(biāo)準(zhǔn)都采用擴(kuò)頻技術(shù)。

由于FPGA實(shí)現(xiàn)是一個(gè)完整的硬件構(gòu)架，其中的電路由門電路實(shí)現(xiàn)，比傳統(tǒng)的擴(kuò)頻信號(hào)發(fā)生器處理速度快1.5～2倍，同時(shí)采用流水線技術(shù)，提高了系統(tǒng)并行處理的能力。并且系統(tǒng)可以通過程序來修改和升級(jí)，具有很大的靈活性。由于所有模塊都集成在一個(gè)芯片中，提高了系統(tǒng)的穩(wěn)定性和可靠性。

［1］劉小偉，霍靜.擴(kuò)頻通信技術(shù)及其在無線局域網(wǎng)中的應(yīng)用［J］.計(jì)算機(jī)與現(xiàn)代化，2007（6）：58－61.

［2］申彥春，吳錚，趙慶利.基于擴(kuò)頻通信系統(tǒng)接收同步技術(shù)的研究［J］.儀器儀表與分析監(jiān)測(cè)，2012（2）：12－15.

［3］薛敦偉，周旭平.擴(kuò)頻通信系統(tǒng)中自適應(yīng)陷波濾波器的性能仿真研究［C］.宇航學(xué)報(bào)，2012，33（4）：500－506.

［4］陳海龍，李宏.基于MATLAB的偽隨機(jī)序列的產(chǎn)生和分析［J］.計(jì)算機(jī)仿真，2005（5）：98－100.

［5］鄧騰，吳校生，周曉玲.基于DSP和DDS技術(shù)相位及頻率嚴(yán)格可調(diào)的多路同步信號(hào)發(fā)生器［J］.電子器件，2012，35（2）：163－167.

［6］陳迪，劉旺鎖，姚直象.基于DDS的聲吶信號(hào)發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)［J］.國(guó)外電子測(cè)量技術(shù)，2012，31（5）：74－76.

［7］趙麗娜，郭寶增.基于FPGA的DDS基本信號(hào)發(fā)生器的設(shè)計(jì)［C］.電子設(shè)計(jì)工程，2012，20（12）：190－192.

［8］孫登高，施展.基于FPGA的QPSK與BPSK調(diào)制系統(tǒng)仿真［J］.光學(xué)儀器，2011，33（5）：70－74.

［9］高磊，陳志強(qiáng)，吳黎慧，等.基于FPGA的BPSK調(diào)制與解調(diào)器設(shè)計(jì)［J］.電子測(cè)試，2011（6）：66－67.

［10］佟景泉，劉悅，邢東峰.基于FPGA的DDS設(shè)計(jì)與實(shí)現(xiàn)［J］.鐵路計(jì)算機(jī)應(yīng)用，2012，21（3）：39－41.

［11］張海超，陳丹.一種基于棧分配的軟件水印算法［J］.計(jì)算機(jī)與數(shù)字工程，2012（8）.

［12］楊梅，張志剛，曲仁秀，等.基于m序列的直接序列擴(kuò)頻CDMA通信系統(tǒng)的仿真研究［C］／／長(zhǎng)江大學(xué)學(xué)報(bào)自然科學(xué)版：理工卷，2012，9（5）：154－156.