梁劉永，張 龍

（中國(guó)空空導(dǎo)彈研究院 河南 洛陽(yáng) 471009）

X波段低相噪跳頻源的設(shè)計(jì)與實(shí)現(xiàn)

梁劉永，張 龍

（中國(guó)空空導(dǎo)彈研究院 河南 洛陽(yáng) 471009）

結(jié)合直接數(shù)字頻率合成（DDS）和鎖相環(huán)（PLL）技術(shù)完成了X波段低相噪本振跳頻源的設(shè)計(jì)。文章通過(guò)軟件仿真重點(diǎn)分析了本振跳頻源的低相噪設(shè)計(jì)方法，同時(shí)給出了主要的硬件選擇和詳細(xì)電路設(shè)計(jì)過(guò)程。最后對(duì)樣機(jī)的測(cè)試結(jié)果表明，本方案具有相位噪聲低、頻率控制靈活等優(yōu)點(diǎn)，滿(mǎn)足了實(shí)際工程應(yīng)用。

鎖相環(huán)；直接數(shù)字頻率合成；低相噪；X波段

隨著電子技術(shù)的發(fā)展，雷達(dá)、通信、電子對(duì)抗等各類(lèi)電子系統(tǒng)對(duì)頻率源的相位噪聲、頻率轉(zhuǎn)換時(shí)間、頻率分辨率及體積、功耗等指標(biāo)要求越來(lái)越高。目前頻率合成的方式主要有4種[1-3]：直接模擬頻率合成（DAS）、鎖相環(huán)頻率合成（PLL）、直接數(shù)字頻率合成（DDS）、混合頻率合成（DDS+PLL）。DAS 頻率轉(zhuǎn)換時(shí)間快，但體積、功耗大，目前已很少采用；PLL輸出頻率高、頻帶寬、輸出頻譜質(zhì)量好，但頻率辨率低、快轉(zhuǎn)換慢；DDS具有頻率分辨率高、頻率轉(zhuǎn)換時(shí)間短、輸出相位噪聲低等優(yōu)良特性，但輸出頻率低、雜散特性差，將DDS結(jié)合PLL的頻率合成技術(shù)綜合了兩者的優(yōu)點(diǎn)成為目前雷達(dá)系統(tǒng)中經(jīng)常采用的頻率合成方式[4-6]。

文中設(shè)計(jì)了一個(gè)X波段低相燥跳頻源，通過(guò)詳細(xì)設(shè)計(jì)及仿真，測(cè)試結(jié)果表明該跳頻源具有低相噪、跳頻時(shí)間短的優(yōu)點(diǎn)，能夠很好地滿(mǎn)足系統(tǒng)設(shè)計(jì)的要求。

1 系統(tǒng)主要指標(biāo)與方案

1.1 系統(tǒng)主要指標(biāo)要求

本文要實(shí)現(xiàn)一個(gè)X波段跳頻源作為系統(tǒng)下變頻接收鏈路的本振信號(hào)，其主要技術(shù)指標(biāo)要求如下：

1）工作帶寬：100 MHz

2） 相位噪聲：≤-85 dBc/Hz@10 kHz；

3） 雜散抑制：≥-65 dBc；

4） 諧波抑制：≥-50 dBc；

5） 跳頻時(shí)間：≤20 μs；

6） 跳頻步進(jìn)：2 MHz；

7）輸出功率：≥10 dBm。

1.2 系統(tǒng)方案設(shè)計(jì)

由指標(biāo)可以看出，相位噪聲和雜散是本系統(tǒng)的兩個(gè)關(guān)鍵指標(biāo)項(xiàng)，本方案以100 MHz晶振為基準(zhǔn)，通過(guò)DDS+PLL技術(shù)的L波段跳頻電路，與基于PLL的X波段點(diǎn)頻電路通過(guò)上變頻實(shí)現(xiàn)本振跳頻功能。方案原理如圖1所示。

圖1 X波段本振跳頻源原理框圖Fig.1 Block diagram of X band LO hopping source

方案中X波段點(diǎn)頻源直接采用PLL合成的方式，PLL相當(dāng)于一個(gè)窄帶跟蹤濾波器，具有良好的頻率穩(wěn)定度及相位噪聲特性，結(jié)構(gòu)簡(jiǎn)單、便于集成。

DDS和 PLL結(jié)合常見(jiàn)的有 PLL內(nèi)嵌 DDS、DDS和 PLL輸出混頻及DDS激勵(lì)PLL等方案，前兩種都需要混頻器進(jìn)行頻譜的搬移，混頻器的非線(xiàn)性將會(huì)產(chǎn)生大量的雜散諧波，對(duì)混頻器后端的帶通濾波器提出了較高的要求，增加了系統(tǒng)設(shè)計(jì)的復(fù)雜度，特別當(dāng)DDS的輸出頻率不高時(shí)，混頻出的有用信號(hào)和鏡頻信號(hào)很近，很難用濾波器濾除干凈，因而，本文的L波段跳頻源選擇的是DDS直接激勵(lì)PLL的方案。

2 系統(tǒng)指標(biāo)論證與仿真

2.1 相位噪聲分析

本方案采用X波段點(diǎn)頻源與L波段跳頻源上變頻的方式實(shí)現(xiàn)本振跳頻功能，根據(jù)混頻時(shí)噪聲相加原理，為滿(mǎn)足本振源的相噪指標(biāo)要求，X波段點(diǎn)源及L波段跳頻源的相噪指標(biāo)均須滿(mǎn)足指標(biāo)要求。

典型鎖相環(huán)電路包括鑒相器（PD）、N分頻器、環(huán)路濾波器（LPF）、和壓控振蕩器（VCO）和參考輸入等部分組成，它們是影響環(huán)路噪聲性能的主要因素。根據(jù)鎖相環(huán)理論，在小信號(hào)鎖定狀態(tài)下可將其視為線(xiàn)性系統(tǒng)，環(huán)路輸出相位噪聲可以計(jì)算成所有環(huán)路噪聲源的均方根之和，圖2給出了環(huán)路噪聲模型。

圖2 鎖相環(huán)相位噪聲模型Fig.2 Model of PLL phase noise

圖中 Φosc、ΦR、ΦPD、ΦLPF、ΦVCO、ΦN分別為參考晶振、前置分頻、鑒相器、環(huán)路濾波、壓控振蕩器及分頻器引入的相位噪聲，ΦOUT為輸出相位噪聲。根據(jù)鎖相環(huán)傳輸特性：

開(kāi)環(huán)傳遞函數(shù)：

閉環(huán)傳遞函數(shù)

則參考晶振引入的相噪：

鑒相器引入的相噪：

壓控振蕩器引入的相噪：

分頻器引入的相噪：

環(huán)路濾波引入的相噪：

由于鎖相環(huán)閉環(huán)傳遞函數(shù)的低通特性：

則由噪聲傳遞函數(shù)和環(huán)路傳遞函數(shù)可知，在環(huán)路帶寬以?xún)?nèi)，相位噪聲主要由晶振、鑒相器、和分頻器引入、而在環(huán)路帶寬外，相噪主要由VCO決定。為降低相噪我們采取了以下措施：

1）采用高穩(wěn)定、低相噪晶體振蕩器作為參考振蕩源。

2）選用低相噪鑒相器、提高鑒相頻率。

3）合理設(shè)計(jì)環(huán)路帶寬，兼顧相噪和跳頻時(shí)間。

根據(jù)鎖相環(huán)相噪經(jīng)驗(yàn)公式，對(duì)該方案相位噪聲進(jìn)行估算：

對(duì)于X波段點(diǎn)頻源，選擇100 MHz低相噪晶振作為參考信號(hào)，同時(shí)鑒相頻率選擇為100 MHz，PD選用模擬鑒相器HMC440，其特點(diǎn)是工作頻率高（可達(dá) 2 800 MHz），噪聲基底非常低（SSB相噪基底-233 dBc/Hz，并集成5 bit數(shù)控程序分頻器，是低相位噪聲鎖相頻率合成器的關(guān)鍵部件，將參數(shù)代入式（9）

同理，對(duì)于L波段跳頻源，鎖相芯片選擇AD公司的ADF4106，該產(chǎn)品歸一化相噪基底為-219 dBc/Hz。

根據(jù)混頻時(shí)噪聲相加原理，考慮放大器的相噪惡化（按3 dB估算）。X波段點(diǎn)頻和L波段跳頻源混頻后輸出相噪為：

圖3 X波段點(diǎn)頻源相位噪聲仿真結(jié)果Fig.3 SimulationresultofXbandpoint-frequencysourcephasenoise

圖4 L波段跳頻源相位噪聲仿真結(jié)果Fig.4 Simulation result of L band hopping source phase noise

圖3、圖4分別給出了X波段點(diǎn)源和L波段跳頻源的相噪仿真結(jié)果。從圖中可以看出，兩部分電路相位噪聲與指標(biāo)相比均有較大余量、保證了混頻放大后相噪滿(mǎn)足指標(biāo)要求。

2.2 雜散特性分析

鎖相環(huán)雜散主要有兩種，一種是外部串?dāng)_對(duì)VCO的調(diào)制，另一種是鑒相頻率的泄漏，對(duì)于外部串?dāng)_需要找到干擾源，切斷干擾回路。而對(duì)于鑒相泄漏一般是在通過(guò)合理設(shè)計(jì)環(huán)路帶寬，利用環(huán)路的低通濾波特性來(lái)抑制鑒相泄漏，必要時(shí)可在環(huán)路濾波器之后再加一級(jí)低通濾波的方法加以抑制，為了不影響環(huán)路濾波的參數(shù)，輔助濾波的帶寬一般應(yīng)取環(huán)路帶寬的十倍以上。另外鑒相頻率不能取的太低，避免其落入環(huán)路帶寬內(nèi)。對(duì)于本方案L波段跳頻環(huán)環(huán)路帶寬設(shè)計(jì)為100 kHz，遠(yuǎn)遠(yuǎn)小于DDS輸出的鑒相頻率，由于環(huán)路的低通濾波的特性可以將鑒相頻率抑制到80 dBc以下，同樣的X波段點(diǎn)源的環(huán)路帶寬設(shè)計(jì)為1 MHz，也遠(yuǎn)低于100 MHz的鑒相頻率，可以較好地抑制鑒相泄漏。

DDS的雜散很多[7]，主要由于幅度量化誤差和相位截?cái)嗾`差產(chǎn)生，大小一般在-80～-75 dBc之間。當(dāng)用DDS驅(qū)動(dòng)PLL時(shí)，因?yàn)镻LL相當(dāng)于一個(gè)窄帶高Q值得跟蹤濾波器，在環(huán)路帶寬以外，DDS的雜散大部分都會(huì)被抑制。

L波段跳頻源和X波段點(diǎn)頻源上變頻產(chǎn)生的組合雜散采用腔體濾波器濾除，腔體濾波器具有插損小、Q值高、帶外抑制好的特點(diǎn)，適用微波頻段應(yīng)用，實(shí)際定制加工的濾波器阻帶抑制達(dá)65 dB。圖5給出了信號(hào)和雜散經(jīng)過(guò)混頻、濾波、放大后的功率估算。從圖中可以看出，輸出信號(hào)對(duì)混頻組合分量的泄漏抑制達(dá)74 dBc，滿(mǎn)足指標(biāo)65 dBc的要求。

圖5 本振源對(duì)混頻組合分量的抑制Fig.5 The restrain of local oscillator to mixing combination

另外，在本方案中多個(gè)器件需要共用電源，為避免信號(hào)同過(guò)電源線(xiàn)相互串?dāng)_，在電源處理上增加去耦電路，低頻大容量電容和高頻低容量電容配對(duì)使用，并在器件引腳出增加去耦電容，提高電路雜散性能。

2.3 跳頻時(shí)間分析

由于方案采用X波段點(diǎn)源和L波段跳頻源上變頻方案，跳頻時(shí)間主要由L波段跳頻源決定。L波段跳頻環(huán)的跳頻鎖定時(shí)間包括DDS的頻率轉(zhuǎn)換時(shí)間、PLL的轉(zhuǎn)換時(shí)間和控制電路轉(zhuǎn)換時(shí)間。DDS頻率跳變時(shí)間為納秒級(jí)，與PLL和控制電路的轉(zhuǎn)換時(shí)間相比可以忽略。

PLL頻率轉(zhuǎn)換時(shí)間與環(huán)路狀態(tài)有關(guān)，鎖相環(huán)的存在著相位捕獲和頻率捕獲兩個(gè)過(guò)程。通常頻率捕獲的時(shí)間遠(yuǎn)大于相位捕獲時(shí)間，鎖相環(huán)跳頻時(shí)間通常指的就是頻率捕獲時(shí)間。本文采用高直流增益的有源比例積分二階環(huán)，頻率捕獲時(shí)間取決于以下因素：

1）跳頻步長(zhǎng)：步長(zhǎng)越小，捕獲時(shí)間越短，反之越長(zhǎng)，對(duì)于本方案，DDS激勵(lì)的頻率步進(jìn)在kHz范圍，可以保證環(huán)路有較小的捕獲時(shí)間。

2）環(huán)路帶寬：帶寬越寬，捕獲時(shí)間越短，反之越長(zhǎng)。同時(shí)環(huán)路帶寬的選擇還要兼顧PLL的相噪性能，一般選擇為VCO的相噪特性曲線(xiàn)和鎖相芯片相噪特性曲線(xiàn)的交叉點(diǎn)。

3）阻尼系數(shù)：阻尼系數(shù)越大，捕獲時(shí)間越短，反之越長(zhǎng)。

ADIsimPLL是ADI公司推出的專(zhuān)門(mén)用于鎖相環(huán)電路設(shè)計(jì)的軟件，其內(nèi)部提供了大量的器件模型，操作界面簡(jiǎn)潔，非常適用于ADI公司的PLL芯片進(jìn)行設(shè)計(jì)。采用圖6所示的原理框圖，對(duì)鎖相環(huán)進(jìn)行了仿真，圖7為環(huán)路仿真結(jié)果。從跳頻時(shí)間仿真結(jié)果中可以看出頻率穩(wěn)定時(shí)間只有5 μs。頻碼控制部分采用FPGA并行控制DDS芯片的方式，可以將控制轉(zhuǎn)換時(shí)間控制在10 μs以?xún)?nèi)，頻率轉(zhuǎn)換總時(shí)間最終可以滿(mǎn)足指標(biāo)。

圖6 L波段跳頻源仿真原理圖Fig.6 L band hopping source simulation schematic diagram

3 硬件電路加工及測(cè)試

本振源低頻電路板采用FR-4，介電常數(shù)為4.6，高頻部分采用Rogers5880，介電常數(shù)2.2。加工過(guò)程包括芯片共晶、金絲鍵合、基片燒結(jié)、回流焊貼裝工藝、總裝等工序，對(duì)于局部需要手工調(diào)試的器件采用手工焊接工藝。

圖7 L波段跳頻源跳頻時(shí)間仿真結(jié)果Fig.7 Simulation result of L band hopping source hopping time

由于整個(gè)電路結(jié)構(gòu)復(fù)雜，既有模擬電路又有數(shù)字電路，模擬電路中又含有中頻電路和微波電路，為了保證低相位噪聲和雜散性能，避免各個(gè)部分之間的射頻干擾，采取了多腔體結(jié)構(gòu)，并在結(jié)構(gòu)設(shè)計(jì)中尤其注意了微波吸波材料的使用。在整體電路加工完后，加電測(cè)試，針對(duì)各個(gè)功能模塊問(wèn)題，在調(diào)試過(guò)程中先分腔逐個(gè)功能模塊進(jìn)行調(diào)試，通過(guò)不斷調(diào)試改進(jìn)，表1為電路測(cè)試結(jié)果。電路測(cè)試值表明各項(xiàng)性能均達(dá)到了指標(biāo)要求。

表1 X波段本振源實(shí)際測(cè)試結(jié)果Tab.1 Test results of X band LO

4 結(jié) 論

作為X波段跳頻接收機(jī)的關(guān)鍵部分，本文綜合利用DDS和PLL技術(shù)完成了X波段本振跳頻源的詳細(xì)設(shè)計(jì)和加工測(cè)試，測(cè)試結(jié)果表明方案合理可行。文章通過(guò)理論分析和仿真詳細(xì)論證了相位噪聲、雜散和跳頻時(shí)間等頻率源關(guān)鍵指標(biāo)的實(shí)現(xiàn)方法。所完成的頻率源具有相噪低、頻率控制靈活等優(yōu)點(diǎn)，達(dá)到了預(yù)期的工程目標(biāo)。

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Design of an X-band low phase noise local oscillator

LIANG Liu-yong，ZHANG Long
（China Airborne Missile Academy，Luoyang471009，China）

An X-band low phase noise local oscillator is described based on DDS and PLL technology.Deeply，it analyses implementation of low phase noise using software simulating.Also，the main hardware devices and specific circuits is introduced.At last，the test results indicate that the oscillator obtains advantages of excellent phase noise and quality of flexible frequency controlling.It can meet the needs of project practically.

PLL ；DDS； low phase noise； X band

TN74

A

1674－6236（2012）04-0135-04

2011-12-16 稿件編號(hào)：201112093

梁劉永（1982—），男，河南鄭州人，碩士，助理工程師。研究方向：雷達(dá)系統(tǒng)微波頻率源研制。