張穎斐，姜生瑞，郭麗芳

（蘭州交通大學電子與信息工程學院，甘肅蘭州 730070）

0 引言

近年，便攜式電子設備廣泛應用，集成電路向著SOC的方向發(fā)展，這對電源管理芯片提出了更高的要求。其中，采用新技術的LDO(Low Dropout)電壓調整器由于結構簡單、噪聲低，并且改善了傳統(tǒng)電壓調整器功耗高、壓差大的缺點，在MP3、掌上電腦等便攜式電子產(chǎn)品中成為最佳選擇。

LDO 電壓調整器典型結構主要包括：電壓基準、誤差放大器、反饋網(wǎng)絡、輸出調整管及輔助保護電路。

帶隙基準電壓源作為LDO中的關鍵模塊，它的性能在很大程度上決定整個LDO的性能，如溫漂系數(shù)、功耗、電源抑制比等。本文設計的帶隙基準電壓源具有較低的變化率、較小的溫漂系數(shù)和較高的電源抑制比，其對抗電源變化和溫度變化特性較好。

1 帶隙基準電壓源的基本原理

電壓基準是模擬電路設計必不可少的一個單元模塊，帶隙基準電壓源是為LDO 提供一個精確的參考電壓，也是LDO 系統(tǒng)設計關鍵模塊之一。帶隙基準電壓的基本原理是將兩個具有相反溫度系數(shù)(正溫度系數(shù)和負溫度系數(shù))的電壓(或電流)以合適的權重相加，最終產(chǎn)生一個具有零溫度系數(shù)的電壓(或電流)。

雙極型晶體管是帶隙基準電壓源的核心結構的首選，因為雙極型晶體管具下述兩個特性：(1)雙極型晶體管的基極-發(fā)射極電壓(VBE)與絕對溫度成反比；(2)不同的不同電流密度下，兩個雙極型晶體管的基極-發(fā)射極的差值（ΔVBE）與絕對溫度成正比。

假設工作在不同電流密度下兩個雙極型晶體管(Q1、Q2)，它們的電流密度比為m∶1。根據(jù)上述雙極型晶體管的特性知，Q2和Q1的基極——發(fā)射極差值可以表示為：

在CSMC 0.5μm CMOS 工藝庫中，本文設計的晶體管都是采用vpnp5晶體管模型，在室溫下負溫度系數(shù)約為-1.97mV/K。利用上述兩個相反溫度系數(shù)的電壓，可以設計一個滿意的零溫度系數(shù)的基準電壓，可以表示為：

等式兩邊分別對溫度T的微分并令其大小為0，即為：

顯然，其大小與電源電壓無關。

2 帶隙基準電壓的性能參數(shù)

(1)溫漂系數(shù)是衡量基準電壓的輸出電壓隨溫度變化的一個性能參數(shù)，單位為ppm/℃(1ppm=10-6)，表示當溫度變化1℃時，輸出電壓變化的百分比?？梢员硎緸椋?/p>

其中，Vmax、Vmin 分別為基準電壓的最大值和最小值；Vmean為基準電壓的平均值；Tmax和Tmin 分別為溫度的最大值和最小值。

(2)功耗，它是衡量電路在正常工作下消耗電流多少的一個參數(shù)。為了獲得更小的噪聲以及更快的響應速度，都需要增加功耗。然而芯片由于應用的要求，以及散熱條件的限制，其功耗也是受到限制的。因此每個單元電路都會有相應的功耗要求。

(3)電源抑制比（power supply reject ratio，PSRR），它是衡量電路對電源線上噪聲的抑制能力的參數(shù)。對于帶隙基準電壓，其電源抑制比定義為：電源電壓變化引起的輸出增益。

其中，ΔVout為輸出增益的變化量；ΔVDD為電源電壓的變化量。

3 帶隙基準電壓源的主要電路結構

圖1為典型的傳統(tǒng)帶隙基準電壓源電路結構，M1和M2為兩個寬長比相同的PMOS 晶體管，Q1和Q2為兩個雙極型PNP 晶體管但它們發(fā)射結的面積不同，Q2是Q1的8倍，即m=8。

圖1 典型的帶隙基準結構

在此說明一下取值m=8的原因：為了減小擴散濃度等加工工藝的影響以及優(yōu)化版圖設計面積考慮的。工藝影響是很難避免的，但版圖設計時，Q1和Q2畫成3×3的發(fā)射極陣列，周圍為8塊并列的Q2，中間一塊為Q1，可以優(yōu)化版圖的面積。

理想情況下，帶隙基準源中放大器的增益為無窮大，輸入失調電壓為0，那么運放兩個輸入端（Vn、Vp）的電壓相等；又M1和M2構成電流增益為1的電流鏡，則電流I1=I2。所以可以得到：

由于設計中帶隙基準電壓源提供的電壓為1.2V，是已知量，顯然可以通過調節(jié)R2和R1的比值，得到另溫度系數(shù)的基準電壓1.2V。

4 帶隙基準源中運放的設計

由前面分析可知，帶隙基準源的中運放主要功能是使得基準源電路工作在深度負反饋狀態(tài)，保證兩個輸入端的電壓相等，即Vn=Vp，本文采用最常用的二級運放。圖2和圖3為兩種常用的二級運放結構，圖2是NMOS 晶體管為差分輸入管的常用二級結構；圖3是PMOS 晶體管為差分輸入管的常用二級結構。

圖2 NMOS為差分輸入管的二級運放

在帶隙基準結構中，因為Vn=VBE1，在室溫下VBE1大小約為690mV，溫度從-40℃～150℃時，VBE1的變化范圍為810～460mV，所以輸入端電壓Vn 和Vp 在溫度為-40℃～150℃范圍內，它們的變化范圍和VBE1相同。這樣NMOS 晶體管為差分輸入管的二級結構是不能滿足的。

在NMOS 差分輸入晶體管中，假設M1、M2寬長比相同，為了保證M1、M2工作在飽和區(qū)，則：

其中，VTHN為NMOS 管的閾值電壓；VDSsat為M1、M2管在飽和區(qū)時漏源電壓。

故NMOS 晶體管為差分輸入管構成的二級運放，不能使電路正常工作，PMOS 晶體管為差分輸入管通過減少一個閾值電壓，可以滿足VBE1隨溫度的改變而發(fā)生的電壓變化。因此必須是穩(wěn)定的環(huán)路系統(tǒng)才能滿足設計，即必須加入適當?shù)难a償電路。圖3中Cc為米勒補償電容，用來實現(xiàn)主次極點的分離；R1為調零電阻，目的是把由米勒補償產(chǎn)生的右半平面零點移動到左半平面，改善和提高本文設計的帶隙基準電壓源中二級運放的穩(wěn)定性。

圖3 PMOS為差分輸入管的二級運放

5 帶隙基準電壓源

本文設計的帶隙基準電壓源電路如圖4所示。在電路的輸出端加入低通濾波器(R4和C1構成)，濾除高頻波紋，可以提高帶隙基準電壓源的電源抑制比。同時，它的另一作用是當電路受到干擾或瞬態(tài)變化時，可以提供恒定的參考電壓，進而也能提高LDO 系統(tǒng)的PSRR。帶隙基準源能正常工作同樣也需要偏置電路的設計，同時還要考慮“簡并點”的存在。也就是加入啟動電路，它可以實現(xiàn)在電源上顯示驅使電路擺脫簡并偏置點。

圖4 本文設計的帶隙基準電壓源

6 仿真驗證

在溫度T=27℃、工藝角corner=tt、ff 和ss條件下，對本文設計的帶隙基準電壓源隨電源電壓變化進行仿真驗證，如圖5所示。電源電壓從2.7V 到5.0V，基準電壓VREF變化量約為3mV，得到隨電源電壓變化的變化率為1.304mV/V。設計得到VREF為1.2182V。

同樣，當電源電壓VDD=3.0V時，工藝角corner=tt、ff 和ss 條件下，帶隙基準電壓源隨溫度的變化曲線如圖6所示。溫度從-40℃～150℃，Vmax-Vmin=4.3mV，Vmean=1.2182V，根據(jù)帶隙基準電壓性能參數(shù)中的公式，得出其溫漂系數(shù)TC=18.57ppm/℃。

圖5 基準電壓隨電源電壓變化的曲線

圖6 基準電壓隨溫度變化的曲線

當電源電壓VDD=3.0V時，工藝角corner=tt、溫度T=27℃，帶隙基準電壓源的電源抑制曲線如圖7所示。

圖7 基準電壓電源抑制比曲線

由圖7可知，在頻率為1 kHz時，帶隙基準電壓源的電源抑制為-76.8 dB。顯然，由圖5、圖6和圖7可知，本文設計的帶隙基準電壓源具有較低的變化率、較小的溫漂系數(shù)和較高的電源抑制比，其對抗電源變化和溫度變化特性較好。

7 結論

本文在傳統(tǒng)電路的基礎上，設計了一種結構簡單的帶隙基準源，并應用于一款LDO 電壓調整器。該電路輸出端加入低通濾波器既可以提高帶隙基準電壓源的電源抑制比，也可以提供恒定的參考電壓，進而也能提高LDO 系統(tǒng)的PSRR。通過標準CMOS 工藝模型仿真表明，所設計電路具有較低電壓變化率、較小溫漂系數(shù)和較高的電源抑制比。

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