湖南工業(yè)大學 黃 鶴

引言

隨著非線性電力電子技術(shù)的發(fā)展，大量非線性的開關(guān)設(shè)備以低功耗、高效率等優(yōu)點在工業(yè)中得到越來越多的應(yīng)用。這些開關(guān)設(shè)備作為一種電力電子設(shè)備，它的輸出側(cè)的電壓、電流含有豐富的高次諧波。以往的變頻電參數(shù)測量系統(tǒng)中，常多采用單片機作為控制核心部件，對多路信號進行采集和處理，缺點在于采樣點數(shù)少，精度不高，需要頻繁中斷系統(tǒng)的運行，從而減弱系統(tǒng)的數(shù)據(jù)運算能力[1]。因此本文中介紹一種采用以FPGA芯片為核心并結(jié)合高精度16位采樣芯片和DSP TMS320F2812來實現(xiàn)高速同步數(shù)據(jù)采集，它能對信號保持高速采樣的同時對數(shù)據(jù)進行快速運算，避免了以往微處理器需要頻繁中斷的缺點，同時可以靈活地調(diào)整采樣率，可以滿足對開關(guān)電源電參數(shù)的測量需要。

1.系統(tǒng)整體設(shè)計

系統(tǒng)結(jié)構(gòu)如圖1所示，三相電壓和三相電流共六路信號經(jīng)過傳感器之后送至濾波電路，再經(jīng)過AD轉(zhuǎn)換模塊進行六路同步采樣，不丟失相位信息，最后由DSP進行最后的參數(shù)計算和處理。采用雙口RAM作為AD轉(zhuǎn)換模塊與DSP雙向通信的緩沖芯片，雙口RAM芯片具有2套獨立的控制線、地址線和數(shù)據(jù)線，可以對任何一個端口進行獨立的操作，有利于DSP全速執(zhí)行數(shù)據(jù)預(yù)算。整個數(shù)據(jù)采集電路的時序控制都有FPGA完成，保證了采樣的持續(xù)性和實時性。

圖1 系統(tǒng)結(jié)構(gòu)框圖

圖3 雙口RAM接口電路

圖4 主程序流程圖

圖5 AD7606時序圖

圖6 仿真時序圖

2.系統(tǒng)構(gòu)建與實現(xiàn)

2.1 FPGA器件

隨著電子技術(shù)的迅速發(fā)展，F(xiàn)PGA已經(jīng)實現(xiàn)了大容量、速度快等特點，為電子設(shè)計帶來了方便。FPGA的工作時鐘可以高達幾百兆赫茲，可以滿足高速數(shù)據(jù)采集的要求，是一種較為理想的系統(tǒng)實現(xiàn)方法。文中選擇Altera CycloneⅡ系列EP2C8Q208為硬件核心，CycloneⅡ是基于StratixⅡ的90nm工藝推出的FPGA。它具有8256個邏輯單元(LE)，內(nèi)置4K RAM，2個鎖相環(huán)(PLL)以及18個乘法器模塊[2]（如圖1所示）。

2.2 AD轉(zhuǎn)換模塊

AD采樣芯片采用Analog Device公司的AD7606，AD7606是一種高速、低功耗、8通道同步采樣的16位V電源供電，支持真正的±10V和±5V雙模數(shù)轉(zhuǎn)換器。輸入信號可進行同步采樣，以保留輸入通道上信號的相關(guān)相位信息。該轉(zhuǎn)換器采用無極性信號輸入；它包含低噪聲、高輸入阻抗信號調(diào)理放大器，1M模擬輸入阻抗。同時AD7606集成了一個衰減為約40dB的前端二階抗混疊模擬濾波器，能以高達200ksps的快速吞吐率進行采樣；轉(zhuǎn)換過程和數(shù)據(jù)采集通過CONVST信號和內(nèi)部振蕩器進行控制，2個CONVST引腳使8個模擬輸入或者組4個模擬輸入通道能夠同步采樣；同時該器件內(nèi)置LDO(低壓差穩(wěn)壓器)、片上精密基準和基準緩沖器、跟蹤與保持電路、轉(zhuǎn)換時鐘、模擬輸入箝位保護和2.3-5V的Vdrive，大大簡化了數(shù)據(jù)采集系統(tǒng)的設(shè)計[3]。AD7606的接口電路見圖2。

2.3 雙口RAM

雙口RAM采用IDT公司64K×16bit的雙口芯片IDT70V28。利用雙口RAM實現(xiàn)數(shù)據(jù)傳輸?shù)年P(guān)鍵是解決RAM地址同時被訪問時的爭用問題[4]。IDT70V28允許從兩個端口同時讀寫任何存儲單元，但當兩個端口同時讀寫或一讀一寫同一地址單元時，容易發(fā)生錯誤。為避免此類情況發(fā)生，IDT70V28通過BUSY管腳來處理這種情況，在左右端口對不同存儲空間進行讀寫操作時，可同時存儲，此時左右端口的BUSY信號同時置高。若對同一空間同時進行存儲操作時，哪一端的存儲要求信號先出現(xiàn)，則該端BUSY信號置高，允許存儲；哪一端存儲信號后出現(xiàn)，則該端BUSY信號置低，禁止存儲。FPGA和IDT70V28接口電路如圖3所示。

3.系統(tǒng)軟件設(shè)計

3.1 系統(tǒng)運行流程

系統(tǒng)初始化上電之后，開始采集數(shù)據(jù)，采集過程中系統(tǒng)始終對6路模擬信號進行同時采集，每次采集的數(shù)據(jù)按順序輸出，直接存儲在雙口RAM中，數(shù)據(jù)的提取和運算都有FPGA和DSP完成。DSP工作于中斷模式，當數(shù)據(jù)存儲到一定程度后，由FPGA發(fā)出中斷信號通知DSP讀取，這樣有利于在采集工程中不間斷的進行采樣，而DSP則有更多的時間去處理其他運算。整個系統(tǒng)工作流程如圖4所示。

3.2 VHDL實現(xiàn)及仿真

AD7606含有8個采樣通道，這里只取其中6路，故將CONVSTA和CONVSTB兩個引腳短接在一起讓芯片工作在8路同步采樣模式。AD7606有三種讀出模式：并行/串行/字節(jié)，將PAR/SER/BYTE引腳電平拉低把讀出模式設(shè)置為并行模式，在選擇好轉(zhuǎn)換模式后，給CONVST一個負脈沖即可啟動AD7606，在CONVST的上升沿作用下，各路模擬信號被同時采樣，同時BUSY管腳輸出變?yōu)楦唠娖剑瑯酥局?shù)轉(zhuǎn)換正在進行，不能進行新的轉(zhuǎn)換。其輸出變?yōu)橄陆笛貢r，表明各通道轉(zhuǎn)換結(jié)束。RD引腳用來輸出轉(zhuǎn)換結(jié)果寄存器讀取數(shù)據(jù)，對AD7606 RD引腳施加一個RD脈沖序列，可使各通道的轉(zhuǎn)換結(jié)果升序逐個輸出到并行總線DB[15:0]。BUSY變?yōu)榈碗娖胶?，將讀使能信號CS拉低，在此期間對RD引腳施加一個RD脈沖序列，其中第一個RD下降沿輸出通道V1的轉(zhuǎn)換結(jié)果，下一個RD下降沿則用V2轉(zhuǎn)換結(jié)果更新總線，依此類推，在AD7606上，RD的第八個下降沿輸出通道V8的轉(zhuǎn)換結(jié)果，時序要求如圖5所示。

DB[15:0]與雙口RAM IDT70V28的DR[15:0]相連，時序由FPGA控制。同時AD工作在FIFO模式，當數(shù)據(jù)存儲到一定容量后由FPGA向DSP發(fā)出中斷信號通知DSP讀取數(shù)據(jù)，從而有效解決了與CPU通信過程中的地址沖突問題。

在Quartus II集成開發(fā)環(huán)境中，采用VHDL語言[5]實現(xiàn)FPGA控制A/D轉(zhuǎn)換芯片的功能，系統(tǒng)選用50Mhz的有源晶振，仿真結(jié)果如圖6所示，其中AD7606是FPGA發(fā)出送給AD7606的采樣轉(zhuǎn)換信號；CS是讀使能信號；RD是讀數(shù)據(jù)信號，兩者都是低電平有效；IDT_RW和addrin是FPGA發(fā)出給IDT70V28的寫使能信號和地址信號。對比圖6可以看出，各信號滿足工作時序要求[3]。

4.結(jié)束語

本文中介紹了一種采用新型AD轉(zhuǎn)換芯片實現(xiàn)了一種同步實時數(shù)據(jù)采集系統(tǒng)，由于對輸入信號進行了同步采樣，所以保留了所有輸入通道上信號的相位信息，為數(shù)據(jù)分析與計算提供了基礎(chǔ)。應(yīng)用FPGA控制采集系統(tǒng)的各功能模塊，使得系統(tǒng)能真正實現(xiàn)不間斷同步采樣，同時使得設(shè)計變得更加靈活，便于系統(tǒng)調(diào)試和檢修，并提高了系統(tǒng)的可靠性，該設(shè)計方法在高速的實時測控領(lǐng)域著有非常廣闊的應(yīng)用前景。

[1]鄭儉鋒.多路高速信號并行采樣及實時存儲解決方案[J].電子設(shè)計應(yīng)用,2007,03.

[2]Altera Corportion.Cyclone II Device Handbook.http://www.altera.com.cn/literature/lit-cyc2.jsp.

[3]AD7606 datasheet.8-Channel DAS with 16-Bit,Bipolar Input,Simultaneous Sampling ADC,Analog Device Inc,2010.

[4]楊坤,楊洪耕.基于DSP與CPLD的電能質(zhì)量無縫分析技術(shù)實現(xiàn)[J].電測與儀表,2003(9):19-23.

[5]楊曉慧,楊旭.FPGA系統(tǒng)設(shè)計與實例[M].人民郵電出版社,2010.