賀 翔，曹群生

(南京航空航天大學(xué) 電子信息工程學(xué)院，南京 210016)

0 引 言

隨著特征尺寸的不斷減小，金屬互連的延遲和功耗在不斷增加，互連已經(jīng)取代晶體管成為決定集成電路性能的主要因素及限制其未來發(fā)展的瓶頸［1］?；诠柰?TSV，through silicon via)的三維集成技術(shù)成為應(yīng)對這一挑戰(zhàn)的有力解決方案［2，3］。相比于傳統(tǒng)的芯片互連技術(shù)如引線鍵合，基于硅通孔的三維集成技術(shù)極大地縮短了連線、有效解決了多級集成、改善性能和降低功耗等問題［4］。硅通孔技術(shù)極大地提高了集成度，推動工業(yè)界向“延續(xù)摩爾定律(More Moore)”和“超越摩爾定律(More Than Moore)”發(fā)展，在學(xué)術(shù)界和工業(yè)界掀起研究熱潮［5］。

目前針對TSV 互連的主要研究主題是加工工藝問題［6～8］、散熱和機械可靠性等方面的問題［9，10］。盡管硅通孔互連技術(shù)有諸多優(yōu)點，但是射頻或高速信號在TSV 中傳播存在不同程度的電磁信號傳播的可靠性問題，從而在一定程度上限制了整個系統(tǒng)的性能。此外，由于TSV 的獨特優(yōu)點，TSV 將用于各種類型的三維集成系統(tǒng)中，如晶圓級、封裝級等不同三維集成方案［3］。不同的應(yīng)用場合對TSV 的物理結(jié)構(gòu)和材料有著不同的要求。因此，有必要對TSV 的物理結(jié)構(gòu)和材料等方面的因素進行研究，分析各項參數(shù)對信號傳輸?shù)挠绊懀奖阍O(shè)計工程師對TSV 選型。

仿真對比了不同電導(dǎo)率的TSV 導(dǎo)體和硅介質(zhì)對插入損耗的影響;研究對比TSV 的物理結(jié)構(gòu)尺寸參數(shù)對其信號傳輸性能的影響。

1 TSV 互連的制作

此處TSV 互連制造工藝采用“Via Last”制程［11］，首先利用深層等離子刻蝕工藝(DRIE)在硅晶圓中刻蝕出半徑為10 μm 的通孔。由于硅介質(zhì)的導(dǎo)電性，所以必須在硅襯底與導(dǎo)電互連線之間形成電絕緣層。硅通孔內(nèi)的電絕緣層一般會用SiO2。這是因為其在硅通孔內(nèi)制作方便且與IC 工藝直接兼容。為增大Cu 和SiO2之間的黏附性，需先通過金屬有機化學(xué)氣相沉淀(MOCVD)沉積一層TiN 薄層，再經(jīng)物理氣相沉淀(PVD)和化學(xué)氣相沉淀(CVD)沉積金屬銅的種子層，最后經(jīng)化學(xué)電鍍的方法在硅通孔中填充銅，經(jīng)上述工序制作出的TSV 的電鏡掃描圖，如圖1 所示。

圖1 TSV 電鏡掃描圖

2 TSV 互連模型

為了掌握影響TSV 性能的關(guān)鍵因素，利用三維全波電磁仿真軟件建立了一個由共面波導(dǎo)饋電的地-信號-地TSV 對(GSG-TSV)模型，如圖2 所示，圖2(a)是其截面圖。此處的TSV 模型是基于“Via-First”制程，即在前段制程(FEOL)與后段制程(BEOL)之間制作TSV，實現(xiàn)下層芯片的頂部線路和上層芯片的底部線路互連。此GSG-TSV 模型中上下層芯片線路的長度L、寬度W 和厚度t 分別為200 μm、20 μm 和1 μm。信號和地TSV 的高度h_via、半徑radius 分別為40 μm、10 μm，并被一層厚tox為0.2 μm 的二氧化硅薄隔離層包裹著，使其與硅襯底隔離開，TSV 之間的間距pitch 為50 μm，圖2(a)中虛線圓圈內(nèi)模型結(jié)構(gòu)細節(jié)如圖2(b)所示。為減小焊盤和TSV 相接處的尺寸不匹配效應(yīng)，設(shè)定TSV 和焊盤的半徑之比為1 ∶1.5。

圖2 地-信號-地TSV 模型

3 時域仿真分析及眼圖

為了研究電磁信號在TSV 中的失真，將利用電磁仿真軟件的時域求解模塊對TSV 結(jié)構(gòu)進行時域瞬態(tài)仿真分析。

(1)TDR 阻抗

時域反射計(TDR，time domain reflectometry)測量的是未知量(DUT)對激勵的階越信號的響應(yīng)，DUT 阻抗不連續(xù)性反映為反射信號波形的變化。阻抗的變化與反射波的大小有理論上的數(shù)學(xué)關(guān)系:

式中，ZL為終端負載的阻抗;ρ 為反射系數(shù)。

因此，由反射系數(shù)的變化即可得到阻抗的變化，此阻抗即為TDR 阻抗。上述GSG-TSV 模型的TDR阻抗如圖3 所示，由圖3 可知，信號在通孔上的阻抗比共面波導(dǎo)傳輸線阻抗稍微小一點，但阻抗差異不到0.8 Ω，其中傳輸線的阻抗值設(shè)為50 Ω?？梢哉J(rèn)為信號在通孔上依然保持著較好的阻抗連續(xù)性。

(2)TDR/TDT

TDR 測量的是輸入端口的反射波，時域透射計(TDT，time domain transmissionmetry)測量的是輸出端口的傳輸脈沖。對于高速電路設(shè)計來說，TDR/TDT 測量是確保信號完整性的有效手段之一。在GSG-TSV 模型輸入端口激勵幅度為1 V 的脈沖，輸入輸出端口均用50 Ω 端接。TDR/TDT 的仿真結(jié)果如圖4 所示，脈沖經(jīng)過TSV 結(jié)構(gòu)后，上升沿僅有細微的拉長，傳輸信號質(zhì)量較理想。

(4) 探究鳥類適于飛行生活的形態(tài)結(jié)構(gòu)特點時，發(fā)現(xiàn)F具有完善的呼吸系統(tǒng)，其身體里有發(fā)達的[ ]____________與肺相通，每呼吸一次，在肺里進行兩次氣體交換，這種特有的呼吸方式是____________。

4 TSV 導(dǎo)體和硅襯底材料的影響

(1)TSV 導(dǎo)體材料

在不同TSV 制程中，用于填充TSV 通孔的導(dǎo)體材料略有不同。在FEOL 制程中，使用多晶硅制作TSV 能夠獲得更好的熱和材料相容性;而在BEOL制程中卻使用銅或鎢作為TSV 中心導(dǎo)體材料。銅(σ =5. 8e7 S/m)，鎢(σ =1. 8e7 S/m)和多晶硅(σ=1.0e5 S/m)對傳輸性能的影響，如圖5 所示。由圖中S21曲線可知，銅和鎢由于電導(dǎo)率均較大，兩者的插入損耗較小(不到0. 1 dB)，即最大僅有2.3%的功率損耗;而多晶硅由于電導(dǎo)率相對低了兩個數(shù)量級，插入損耗較大，接近0.4 dB，即最大功率損耗接近6.9%，為前面兩者的三倍多。故在實際制作TSV 時，其導(dǎo)體材料的選取非常關(guān)鍵。

(2)TSV 硅介質(zhì)電導(dǎo)率

介質(zhì)耦合噪聲歷來是導(dǎo)致數(shù)字系統(tǒng)邏輯錯誤、信號狀態(tài)設(shè)置延遲、系統(tǒng)誤操作、低可靠性和短壽命的一大根源，而對于高速電路來說，介質(zhì)耦合噪聲的影響尤其嚴(yán)重。盡管對于低阻硅(LRS)、中阻硅(MRS)和高阻硅(HRS)所對應(yīng)的電阻率的準(zhǔn)確劃分范圍，目前工業(yè)界還沒有給出明確的標(biāo)準(zhǔn)，但是電阻率越大成本越高是毋庸置疑的。在本文中，將電阻率分別為1 Ω·cm、10 Ω·cm 和500 Ω·cm(即電導(dǎo)率分別為100、10 和0.2 S/m)的硅依次視作LRS、MRS、HRS，保持其他參數(shù)不變，依次對其進行仿真，給出插入損耗S21曲線如圖6 所示。結(jié)果表明，LRS 介質(zhì)中的TSV 插入損耗明顯高于MRS 和HRS介質(zhì)中的TSV。導(dǎo)致這一結(jié)果的主要原因是隨著工作頻率的增大，介質(zhì)電導(dǎo)率越大，耦合到介質(zhì)中的電流也越大，使信號在LRS 中的介質(zhì)損耗增大。

圖6 TSV 硅介質(zhì)材料對傳輸性能的影響

WLAN/WPAN 和UWB 所在頻段的信號在TSV中傳播的功率損耗情況見表1，可以清晰地了解信號衰弱情況。WLAN/WPAN 和UWB 對應(yīng)的中心頻率分別為2.4 GHz、5 GHz 和10 GHz。由表1 易知，HRS 功率損耗最低，是最為理想的硅襯底材料，但這就將牽涉到成本增大的問題。

表1 WLAN/WPAN 和UWB 信號在TSV 中傳播的功率損耗情況

5 物理尺寸的影響

根據(jù)上述分析，在實際應(yīng)用時，一般為了折中成本，硅襯底材料應(yīng)該選擇MRS。如不做特殊說明，以下模型的硅介質(zhì)材料和導(dǎo)體材料分別默認(rèn)采用電阻率為10 Ω·cm(即電導(dǎo)率為10 S/m)的MRS 和銅。在包含WLAN/WPAN 和UWB 的0 ～10 GHz 應(yīng)用頻段內(nèi)，對TSV 的高度、半徑、間距、氧化層厚度和模型整體縮放比對TSV 傳輸性能的影響進行了仿真分析。

(1)TSV 半徑

考慮到TSV 互連的密度，圓柱形TSV 的半徑是一個非常重要的參數(shù)。保持模型中其他參數(shù)不變，分別對TSV 半徑以1 μm、5 μm、10 μm、15 μm和20 μm 進行參數(shù)掃描(此處硅襯底采用HRS)。TSV 半徑對S21掃描結(jié)果如圖7 所示。由圖7 可知，半徑太小(1 μm)或太大(20 μm)時TSV 的信號傳輸性能最差，而半徑為10 μm 時傳輸性能最優(yōu)。可以這樣解釋，一方面，TSV 中心金屬通孔、氧化物隔離層和硅介質(zhì)構(gòu)成了一個金屬-隔離層-硅(MIS)電容，在其他參數(shù)一定的情況下，側(cè)壁面積(2π ×r ×h)隨著半徑的增加而增加，阻抗隨側(cè)壁的平行板電容增大而減小，介質(zhì)損耗增大;而另一方面，TSV 中心導(dǎo)體的阻抗隨著半徑的增大而減小，導(dǎo)體損耗減小。由此可知，TSV 半徑與其傳輸性能并不是簡單的正比關(guān)系，而是由該結(jié)構(gòu)參數(shù)變化引起的容抗和阻抗的折中。所以，在具體設(shè)計TSV 時，要通過導(dǎo)體損耗與介質(zhì)損耗的折中來選取最優(yōu)的半徑。

(2)TSV 高度

目前，TSV 通孔的填充工藝還難以實現(xiàn)深通孔的上下均勻填充，典型TSV 的高度一般小于200 μm。保持初始模型其他參數(shù)不變，將硅介質(zhì)材料采用上述LRS，對高度h_via 分別以30 μm、80 μm、130 μm和180 μm 進行參數(shù)掃描，S21的掃描結(jié)果如圖8 所示。由圖8 易知，高度為30 μm 時的傳輸性能最優(yōu)，而為180 μm 時傳輸性能最差，由此得出TSV 高度與其傳輸性能呈反比關(guān)系。如果把TSV 看作一個由RLGC 單元組成的傳輸線等效模型，TSV 的總RLGC 參數(shù)(或數(shù)目)會隨著TSV 高度的增大而增大，導(dǎo)致TSV 導(dǎo)體損耗與介質(zhì)損耗均隨高度的增加而增大。如圖8 所示，在10 GHz 時，如果將晶圓由180 μm 減薄到30 μm，S21可以改善0.94 dB。在設(shè)計時應(yīng)選取盡量短的TSV 進行傳輸，由于TSV 的高度決定于薄基片的厚度，則要求薄基片越薄，如此對晶圓減薄和拋光工藝提出了新的挑戰(zhàn)，并會毫無疑問增大成本。故設(shè)計時需衡量當(dāng)前技術(shù)水平、成本和性能。

(3)TSV 氧化物隔離層厚度

三維集成電路中的硅材料通常是低電阻率的半導(dǎo)體，為防止與硅基板間導(dǎo)電和金屬擴散，在設(shè)計與加工制造過程中，需要在中心導(dǎo)體與硅基之間生長一層薄的絕緣層。當(dāng)其他參數(shù)不變，對厚度tox分別以0.2 μm、1 μm、2 μm、5 μm 和10 μm 進行參數(shù)變化的仿真模擬，計算結(jié)果如圖9 所示。由圖9 可見，tox為10 μm 時傳輸性能最佳，這是由于絕緣層電容隨tox的增加而減小，穿過絕緣層的位移電流減小，進而基底的介質(zhì)損耗下降，所以TSV 的傳輸性能隨著絕緣層厚度tox提高而改善。在設(shè)計時，應(yīng)在制造工藝允許的范圍內(nèi)考慮增大絕緣層厚度。

(4)TSV 間距

對于三維集成系統(tǒng)，TSV 一般是組成一個陣列的形式，TSV 之間間距是決定TSV 互連密度的關(guān)鍵因素。保持其他參數(shù)不變，TSV 間距pitch 分別以40 μm、50 μm、60 μm、70 μm 和80 μm 進行參數(shù)變化的仿真模擬，S21仿真結(jié)果如圖10 所示。由圖10可知，隨著TSV 間距的增大，GSG-TSV 的傳輸性能有所改善;且當(dāng)間距增大到一定值，再增大間距對S21幾乎沒有影響。究其原因，可以從串?dāng)_角度來解釋。隨著TSV 間距的增大，地TSV 和信號TSV 之間的互容和互感減小，相應(yīng)的由互容和互感導(dǎo)致的串?dāng)_噪聲得到很好的抑制;而間距增大到一定程度，TSV 之間互容和互感幾乎達到恒定值，相應(yīng)的串?dāng)_噪聲也降到了最小值。此外，TSV 間距增大也會使地TSV 和信號TSV 之間的直流漏電流減小，從而減小損耗。

(5)TSV 整體縮放比

圖10 TSV 間距對傳輸性能的影響

隨著三維集成技術(shù)的發(fā)展演化，不同三維集成應(yīng)用中要求的TSV 大小尺寸是不同的。以上分析均是針對單個參數(shù)，此處保持TSV 高度和TSV 之間間距分別為半徑的六倍和四倍，對GSG-TSV 模型整體大小進行縮放對比，即將TSV 的高度、半徑、間距同時按0.5、1.0、1.5、2、2.5 比例縮小或放大，S21仿真結(jié)果如圖11 所示。由圖11 可知，等比例縮小TSV 能夠顯著改善插入損耗，增大數(shù)據(jù)傳輸帶寬。此外，等比例縮小TSV 能夠節(jié)約芯片面積，提高集成度。因此，在制造工藝水平允許的條件下，高速三維集成系統(tǒng)應(yīng)盡可能采用小型TSV 實現(xiàn)各模塊之間高速互連。

圖11 TSV 整體縮放比對傳輸性能的影響

6 結(jié) 語

針對當(dāng)前硅通孔互連技術(shù)缺乏有效的電磁分析現(xiàn)狀，首先簡要介紹了基于硅通孔互連的三維集成技術(shù)的優(yōu)勢，利用三維全波電磁仿真軟件建立了地-信號-地TSV 模型，給出了其TDR 阻抗和時域TDR/TDT 信號分析。同時仿真分析了TSV 的半徑、高度和絕緣層厚度等物理尺寸及互連線和介質(zhì)基板使用的材料特性對三維封裝中TSV 信號傳輸性能的影響，得出了具有指導(dǎo)意義的結(jié)論。即在技術(shù)條件和成本允許情況下，TSV 互連應(yīng)該盡量選擇電導(dǎo)較大的金屬材料作為通孔導(dǎo)體;為減小介質(zhì)損耗，HRS是硅介質(zhì)襯底的理想選擇。另外，TSV 半徑是一個需要關(guān)注的參數(shù)，其大小需適中，而TSV 氧化隔離層厚度、TSV 間距應(yīng)在條件允許下盡量大;值得注意的如能實現(xiàn)TSV 高度和TSV 整體大小的進一步小型化，則可有效地改善互連網(wǎng)絡(luò)的S21，提高三維集成系統(tǒng)的整體性能。

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