李俊 劉淮霞 朱丹 賀曼

摘要：在數(shù)字化技術(shù)在各個(gè)領(lǐng)域得到廣泛運(yùn)用的今天，數(shù)字濾波器是數(shù)字系統(tǒng)中信號(hào)處理關(guān)鍵的一環(huán)。數(shù)字濾波器和模擬濾波器相比具有更高的精度、信噪比，以及不可比擬的可靠性。由于在性能、成本、靈活性和功耗等方面的優(yōu)勢(shì)，基于FPGA的信號(hào)處理器已廣泛應(yīng)用于各種信號(hào)處理領(lǐng)域。本文主要介紹了基于現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)FIR數(shù)字濾波器的設(shè)計(jì)，該方法通過(guò)DSP Builder和MATLAB等軟件進(jìn)行開發(fā)、仿真和驗(yàn)證，使之便于在FPGA中實(shí)現(xiàn)。

關(guān)鍵詞：數(shù)字濾波器現(xiàn)場(chǎng)可編程門陣列FIRDSP BuilderMATLAB；

中圖分類號(hào)：TN820 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416(2012)02-0104-03

通常在信號(hào)產(chǎn)生、采集、傳輸過(guò)程中產(chǎn)生雜波和噪聲，通常需要加入濾波器將干擾無(wú)用的噪聲或者不需要頻段的信號(hào)濾除。數(shù)字濾波器和模擬濾波器相比具有更高的精度、信噪比，以及不可比擬的可靠性[1]。只要適當(dāng)改變數(shù)字濾波程序有關(guān)參數(shù)，就能方便的改變?yōu)V波特性，因此數(shù)字濾波使用時(shí)方便靈活。

由于在性能、成本、靈活性和功耗等方面的優(yōu)勢(shì)，基于FPGA的信號(hào)處理器已廣泛應(yīng)用于各種信號(hào)處理領(lǐng)域。本文正是在此背景下研究基于FPGA技術(shù)，運(yùn)用DSP Builder和MATLAB等軟件工具設(shè)計(jì)工程中實(shí)用的FIR數(shù)字濾波器。

1、FIR數(shù)字濾波器設(shè)計(jì)原理

有限長(zhǎng)脈沖響應(yīng)（FIR）濾波器的系統(tǒng)函數(shù)只有零點(diǎn)，除原點(diǎn)外，沒有極點(diǎn)，因而FIR濾波器總是穩(wěn)定的[2]。

長(zhǎng)度為M的因果有限沖激響應(yīng)濾波器由傳輸函數(shù)H（z）描述：

它是次數(shù)為M-1的z-1的一個(gè)多項(xiàng)式。在時(shí)域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系為：

其中x(n)是輸入采樣序列，h(i)是濾波器系數(shù)，y(n)表示濾波器的輸出序列。

通常一個(gè)長(zhǎng)度為M的有限沖激響應(yīng)濾波器由M個(gè)系數(shù)描述，并且需要M個(gè)乘法器和(M-1)個(gè)雙輸入加法器來(lái)實(shí)現(xiàn)。

在這個(gè)FIR濾波器中，總共存在3個(gè)延時(shí)節(jié)，4個(gè)乘法單元，一個(gè)4輸入的加法器。

2、設(shè)計(jì)方案及設(shè)計(jì)指標(biāo)

2.1 DSP Builder設(shè)計(jì)概述

FPGA的DSP性能領(lǐng)先的關(guān)鍵是其內(nèi)在的并行機(jī)制，即利用并行架構(gòu)實(shí)現(xiàn)DSP功能的功能。這一并行機(jī)制使得FPGA特別適用于完成像濾波這樣的重復(fù)性DSP任務(wù)。因此，對(duì)于高度并行執(zhí)行DSP任務(wù)來(lái)說(shuō)，F(xiàn)PGA性能遠(yuǎn)超通用DSP處理器的串行執(zhí)行架構(gòu)。

Altera公司開發(fā)的DSP Builder將MATLAB和Simulink系統(tǒng)級(jí)設(shè)計(jì)工具的算法開發(fā)、仿真和驗(yàn)證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成，從而大大縮短了DSP設(shè)計(jì)周期。DSP Builder SignalCompiler模塊讀取由DSP Builder和MegaCore模塊構(gòu)建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令語(yǔ)言(Tcl)腳本，進(jìn)行綜合、硬件實(shí)施和仿真。圖2為DSP Builder設(shè)計(jì)流程。

2.2 設(shè)計(jì)指標(biāo)

FIR濾波器設(shè)計(jì)需達(dá)到以下指標(biāo)：低通濾波，Blackman窗函數(shù)，采樣頻率Fs為20KHz，截止頻率Fc為5KHz，37階濾波器，16位輸入數(shù)據(jù)寬度。

2.3 設(shè)計(jì)方案

設(shè)計(jì)基于FFGA的FIR數(shù)字濾波器有兩種可選方案。

一是根據(jù)FIR的設(shè)計(jì)原理，通常一個(gè)長(zhǎng)度為M的有限沖激響應(yīng)濾波器由M個(gè)系數(shù)描述，并且需要M個(gè)乘法器和(M-1)個(gè)雙輸入加法器來(lái)實(shí)現(xiàn)，常用做法是利用DSP builderd搭建一個(gè)I型4階FIR濾波器，并且將其構(gòu)建為一個(gè)4階FIR子系統(tǒng)，以此搭建4xN階的直接I型濾波器[2]。然后利用MATLAB下FDATOOL工具得到FIR濾波器的系數(shù)。

利用FDATOOL窗函數(shù)法設(shè)計(jì)37階低通FIR濾波器參數(shù)設(shè)置如圖3所示。

參數(shù)設(shè)定完畢，單擊工具窗口下方的Design Filter按鈕，開始進(jìn)行相關(guān)參數(shù)計(jì)算。在計(jì)算結(jié)果中我們可以看到該濾波器的一些相關(guān)曲線，幅頻、相頻響應(yīng)如圖4所示。

計(jì)算的結(jié)果可通過(guò)Export命令取出，在matlab中對(duì)FIR濾波器的系數(shù)進(jìn)行調(diào)整，做整數(shù)化操作。

另一種方法是采用設(shè)計(jì)好的FIR濾波器的IP核，其在速度、資源利用、性能上往往進(jìn)行過(guò)專門的優(yōu)化，還提供了相關(guān)的IP應(yīng)用開發(fā)工具。

首先在打開Matlab下simulink，選擇Altera DSP Builder Blockset下MegaCore Functions庫(kù)，添加fir_compiler_v9_1到工程中，雙擊FIR Compiler模塊，按照指標(biāo)要求設(shè)置濾波器各項(xiàng)參數(shù)然后生成FIR濾波器，如圖5所示。

3、驗(yàn)證

3.1 建立仿真電路結(jié)構(gòu)

生成FIR濾波器模塊后需要對(duì)生成的模塊進(jìn)行建模、仿真和分析濾波效果，加以驗(yàn)證。需要向設(shè)計(jì)中輸入低頻500Hz和高頻6.7KHz的2個(gè)信號(hào)，利用所設(shè)計(jì)的濾波器進(jìn)行濾波，除此之外需要加入FIR模塊的其他輸入信號(hào)，其中testbench模塊提供modelsim仿真用的VHDL語(yǔ)言描述的testbench，設(shè)計(jì)中還有Signal Compiler模塊，正是通過(guò)這個(gè)模塊生成供FPGA使用的VHDL語(yǔ)言描述的模塊，然后工程中例化FIR模塊。建立的仿真電路結(jié)構(gòu)如圖6所示。

3.2 仿真參數(shù)設(shè)置

構(gòu)建完真電路結(jié)構(gòu)后需要對(duì)添加的模塊設(shè)置仿真參數(shù)，才能在simulink中加以仿真。其中對(duì)于時(shí)鐘模塊，實(shí)時(shí)時(shí)鐘和仿真采樣時(shí)間都設(shè)置為1/20000S，設(shè)置如圖7所示。

其中500Hz信號(hào)的模塊設(shè)置如圖所示，Amp設(shè)置為63，每周波采樣40點(diǎn)，采樣時(shí)間設(shè)為1/20000S。6.7KHz采樣時(shí)間相同，每周波3個(gè)點(diǎn)，Amp設(shè)為32。

3.3 仿真結(jié)果分析

圖9為輸入輸出波形在Simulink中Scope的波形。其中圖的上部分為低頻500Hz疊加高頻6.7KHz的混疊波形，明顯看出正弦信號(hào)存在高頻分量。下圖為經(jīng)過(guò)FIR數(shù)字濾波后的波形，明顯高頻分量已經(jīng)很好的濾除。

4、結(jié)語(yǔ)

本文利用DSP Builder實(shí)現(xiàn)FIR數(shù)字低通濾波器，通過(guò)Simulink算法進(jìn)行仿真，結(jié)果證明采用該方法設(shè)計(jì)的FIR數(shù)字低通濾波器功能正確，性能良好，可以提高FIR濾波器的設(shè)計(jì)質(zhì)量，加快設(shè)計(jì)進(jìn)程，驗(yàn)證結(jié)果直觀明了。隨著各類數(shù)字信號(hào)處理的IP Cores的進(jìn)一步完善，基于FPGA的DSP系統(tǒng)的應(yīng)用會(huì)更加廣泛。

參考文獻(xiàn)

[1]李彬.FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)技術(shù)研究[D].西南交通大學(xué),2007.

[2]蔡楠.基于VHDL語(yǔ)言的fir濾波器軟件設(shè)計(jì)[J].科技信息,2010,(34):633-634.

[3]潘松.EDA技術(shù)與VHDL[M].北京:清華大學(xué)出版社,2006.

作者簡(jiǎn)介

李?。?987 -），男，安徽蕪湖人，碩士研究生，研究方向?yàn)榭刂评碚撆c控制工程。