摘要：設計了一種基于流水線模/數(shù)轉(zhuǎn)換系統(tǒng)應用的低壓高速CMOS全差分運算放大器。該運放采用了折疊式共源共柵放大結(jié)構(gòu)與一種新型連續(xù)時間共模反饋電路相結(jié)合以達到高速度及較好的穩(wěn)定性。設計基于SMIC 0.25 μm CMOS標準工藝模型，在Cadence環(huán)境下對電路進行了Spectre仿真。在2.5 V單電源電壓下，驅(qū)動0.5 pF負載時，開環(huán)增益為71.1 dB，單位增益帶寬為303 MHz，相位裕度為52°，轉(zhuǎn)換速率高達368.7 V/μs，建立時間為12.4 ns。

關鍵詞：高速運算放大器； 全差分； 折疊式共源共柵； 共模反饋

中圖分類號：TN91934文獻標識碼：A文章編號：1004373X(2012)04016603

Design of a novel highspeed fullydifferential CMOS opamp

SONG Qiwei， ZHANG Zhengping

(College of Science， Guizhou University， Guiyang 550025， China)

Abstract： A lowvoltage highspeed CMOS fullydifferential operational amplifier based on the pipelined ADC was designed. The operational amplifier combining the amplifying structure of folded cascode with a novel continuous time CMFB circuit achieves high speed and high stability. The Spectre simulation of the operational amplifier is implemented on the basis of SMIC 0.25 ?m CMOS standard process model under Cadence. At the voltage of 2.5 V single power supply， the open loop DC gain is 71.1 dB， the unity gain bandwidth is 303 MHz， the phase margin is 52°， the slew rate is 368.7 V/μs and the settling time is 12.4 ns while the load capacitance is 0.5 pF.

Keywords： highspeed opamp; full differential; folded cascode; CMFB

收稿日期：20110915

基金項目：貴州省科技廳工業(yè)攻關項目(黔科合GY字\\[2010\\]3060)；科技部科技人員服務企業(yè)行動項目(2009GJF20001)隨著數(shù)/模轉(zhuǎn)換器（DAC）、模/數(shù)轉(zhuǎn)換器(ADC)的廣泛應用，高速運算放大器作為其核心部件受到越來越廣泛的關注和研究。速度和精度是模擬集成電路的2個重要指標，然而速度的提高取決于運放的單位增益帶寬及單極點特性并相互制約，而精度則與運放的直流增益密切相關。在實際應用中需要針對運放的特點對這2個指標要進行折衷考慮［1］。

1運放結(jié)構(gòu)與選擇

根據(jù)需要，本文設計運算放大器需要在較低的電壓下能有大的轉(zhuǎn)換速率、快的建立時間，同時要折衷考慮增益與頻率特性及共模抑制比（CMRR）和電源抑制比（PSRR）等性能。

常見的用于主運放設計的結(jié)構(gòu)大致可分3種：兩級式（Two Stage）結(jié)構(gòu)、套筒式共源共柵（Telescopic Cascode）結(jié)構(gòu)及折疊式共源共柵（Fold Cascode）結(jié)構(gòu)。兩級式結(jié)構(gòu)的第1級可提供高的直流增益，而第2級提供大的輸出擺幅。但由于第2級電流很大，故使得運放功耗大大增加，同時由于級聯(lián)而多產(chǎn)生一個非主極點，速度及帶寬都有所降低，需進行頻率補償，這樣不僅增加的設計復雜度還會大大影響運放的速度；套筒式共源共柵結(jié)構(gòu)由于只有2條支路，功耗為三者最低，頻率特性最好，但由于需要層疊多級管子，導致輸出擺幅很低，在低電壓工作下很難正常工作，并且輸入輸出端不能短接；而折疊式共源共柵結(jié)構(gòu)的各參數(shù)特性介于前兩者之間，增益基本與套筒式共源共柵相同而低于兩級運放，雖為4條支路，功耗及頻率特性均遠好于兩級運放，輸出擺幅大于套筒式共源共柵結(jié)構(gòu)，輸入輸出可以短接且輸入共模電平更容易選取并可接近電源供給的一端電壓［2］。經(jīng)綜合考慮，本設計采用折疊式共源共柵結(jié)構(gòu)作為主運放。

2主運放分析

2.1全差分折疊式共源共柵

全差分運放即指輸入和輸出都是差分信號的運放，其優(yōu)點為能提供更低的噪聲，較大的輸出電壓擺幅和共模抑制比，可較好地抑制諧波失真的偶數(shù)階項等［3］。雖然NMOS管中載流子遷移率較大，作為輸入器件可達到更高的增益，但付出的代價是折疊點上的極點更低而導致相位裕度下降且噪聲更大。 綜合考慮，本設計采用PMOS管為輸入管的共源共柵結(jié)構(gòu)。如圖1所示，PMOS管M0為偏置電流源，輸入管M1，M2將在M0提供的固定偏置電流作用下，將差分輸入電壓轉(zhuǎn)化為差分電流，經(jīng)過共源共柵管M5，M6的作用下再產(chǎn)生差分輸出電壓［4］Vout1與Vout2。而層疊的PMOS對管M7，M8與M9，M10起到了穩(wěn)定輸出電平與提高增益的作用。

圖1主運放電路圖2.2小信號分析

折疊式共源共柵的直流增益為:|Av|≈gM1{［(gM5+gMb5)ro5(ro1∥ro3)］∥

［(gM7+gMb7)r07r09］}(1)轉(zhuǎn)換速率為：SR=IM0CL，tot=Veff1wu(2)式中：Veff1為M1管過驅(qū)動電壓；Wu為單位增益帶寬；CL，tot為負載電容與寄生電容總和。Veff1=|VGS|－|Vth|=2IDS1μPCox1(W/L)(3)2.3頻率與增益特性分析

單級折疊式共源共柵結(jié)構(gòu)主要有2個極點需要考慮：

在輸出節(jié)點處產(chǎn)生主極點：P1=-1/RoutCL；

在折疊點處產(chǎn)生非主極點：P1=-gm5/Cx。

式中Cx為折疊點周圍電容和，且主要取決于CGS7。為使運放能夠穩(wěn)定工作，需對其進行頻率補償。對于單級運放，由于只有一個主極點，頻率特性較好，在輸出端增加一定的負載電容即可。

由于模擬電路的參數(shù)不缺定性，手算的結(jié)果在仿真調(diào)制時也需要進行適當?shù)男薷牟拍苓_到預期目標的要求。尾電流的M0以及M9，M10可根據(jù)MOS管飽和區(qū)電流公式來確定：即，IDS=μPCox(W/L)(VGS－Vth)2（4）由式（1）可知，提高增益的方法主要為提高輸入對管M1，M2共源共柵管M5，M6以及M7，M8的跨導。由于MOS管工作電流已經(jīng)確定，則可通過增加寬長比增加其跨導。但要折衷考慮的是：過多的增加共源共柵管M5，M6的溝道長度會增大次主極點的寄生電容，從而降低次主極點的頻率。所以提高增益的方法主要是增加PMOS管M7，M8的寬長比。而且，M3管與M4管均要流入2條支路的電流，若要減小其對折疊點的電容貢獻，則要求有較高的過驅(qū)動電壓［2］。

2.4直流工作點的確定 由于溝道長度調(diào)制作用的存在，MOS管的漏源電壓VDS會對漏源電流IDS產(chǎn)生一定的影響。

有飽和區(qū)MOS管漏源電壓與電流間的關系公式：IDS=12μnCox(W/L)(VGS－Vth)2(1+λVDS)(5)式中λ為溝道長度調(diào)制系數(shù)λ∝1/L。在近似漏源電流IDS及過驅(qū)動電壓 |VGS-Vth| 不變的情況下，寬長比W/L與VDS成反比的趨勢。可根據(jù)此規(guī)律調(diào)制每個MOS管的漏源電壓及直流工作點。而進行調(diào)制的前提則是每個MOS管都必須工作在飽和區(qū)，即滿足VDS>|VGS-Vth|。

2.5提高轉(zhuǎn)換速率

轉(zhuǎn)換是在處理大信號的高速電路中不希望看到的一種非線性現(xiàn)象，大信號的速度被轉(zhuǎn)換速率限制，原因是對電路中主要電容器充電和放電的電流太小。所以要提高轉(zhuǎn)換速率［1］。由式（2）可以看出，增大轉(zhuǎn)換速率的一種方法為提升流過共源共柵管M5，M6的電流，同時減少輸出端補償電容的大小。而電流的增大勢必會提高運放的功耗。而式（3）表明，增大輸入管M1，M2的過驅(qū)動電壓也可以提高轉(zhuǎn)換速率。這樣在電流一定的情況下，器件的寬長比W/L就不能太大，這也許會導致其跨導的減小，因此以上兩種方法均需要折衷考慮。

3共模反饋設計

全差分運算放大器輸出共模電平穩(wěn)定性差，對輸入電壓的變化、器件的失配等很敏感，且不能通過差動反饋來達到穩(wěn)定，所以需要設計共模反饋電路（CMFB）來穩(wěn)定工作點［5］。CMFB電路其實是反饋電路的一種，通過檢測輸出共模電平，并有根據(jù)的調(diào)節(jié)放大器的一個偏差電流［6］，原理結(jié)構(gòu)圖如圖2所示，一般有3部分組成：檢測輸出共模電平；同一個參考電壓比較；將誤差送回放大器偏置網(wǎng)絡［2］。而相比于開關電容反饋電路，連續(xù)時間共模反饋電路具有更快的速度，所以本文采用前者進行設計。

如圖1所示，M11，M18構(gòu)成共模反饋電路。由于本文設計的運放的直流增益較高，若采用傳統(tǒng)的電阻采樣，電阻值很小，不但占據(jù)很大的面積，還會嚴重的降低直流增益。因此本文采用共源放大器差分輸入對管對共模電平取樣的共模反饋電路［7］。

同時使用了一種新的連接方法，即將控制電壓連接到PMOS共源共柵管M7，M8的柵極，而不是如傳統(tǒng)方法那樣接到負載管M3，M4，因此也將一般的PMOS電流鏡改為NMOS電流鏡。為了使輸出信號擺幅最大，共模參考電壓值通常為電壓源的一半［8］。

圖2共模反饋原理結(jié)構(gòu)圖下面分析此種接法的優(yōu)勢。傳統(tǒng)的接法是將控制電壓接到M9和M10的柵極，這樣電路的直流增益有式（1）變?yōu)椋簗Av|≈gm9{［(gm5+gmb5)ro5(ro1∥ro3)］∥

［(gm7+gmb7)r07r09］}(6)由于在設計中I1≈ I9，而考慮到輸出擺幅的影響，Veff1≈3Veff9 因此3gm1≈gm9。有此看來，式（6）的增益比式（1）增大了三倍。整個電路也必然的出現(xiàn)不穩(wěn)定性，在共模反饋回路中主運放的相位與頻率的關系就發(fā)生變換，因此各器件參數(shù)又需要重新調(diào)制。而將控制電壓接到M7-M8的柵極，則閉環(huán)增益變?yōu)椋簗Av|≈Gm7{［(gm5+gmb5)ro5(ro1∥ro3)］∥

［(gm7+gmb7)r07r09］}(7)而Gm7=gm7/(1+gm7ro9)，約小于gm1。這樣CMFB環(huán)路增益稍低于主運放增益，而相位裕度基本不變，性能穩(wěn)定［9］。

4仿真結(jié)果與分析

使用SMIC 0.25 μmCMOS標準工藝模型，在Cadence的 spectre工具進行仿真。運放在在2.5 V單電源和驅(qū)動0.5 pF負載時，開環(huán)增益為71.1 dB，單位增益帶寬為303 MHz，相位裕度為52°，仿真結(jié)果如圖3所示。

圖3運放增益及頻率特性圖共模抑制比定義為差分增益和共模增益的比值，它反映了一個放大器對共模信號和共模噪聲的抑制能力［10］。利用2個運放分別在輸入端接差模響應激勵和共模響應激勵，經(jīng)Spectre仿真結(jié)果測得結(jié)果如圖4所示，差模增益為71.1 dB，共模增益為-46.3 dB，即可得共模抑制比為117.4 dB。

圖4共模抑制比仿真特性圖在運放輸入端加入階躍響應激勵，在2 μs時刻輸入2.5 V的階躍信號，仿真結(jié)果如圖5所示，測得運放轉(zhuǎn)換速率可達368.7 V/μs，建立時間為12.4 ns。