DLMS算法的脈動陣結(jié)構(gòu)設(shè)計及FPGA實(shí)現(xiàn)
2012-04-12 00:00:00裴亮鋒陳自力
現(xiàn)代電子技術(shù) 2012年17期
摘要：為了減小無人機(jī)數(shù)據(jù)鏈中的碼間干擾，適應(yīng)數(shù)據(jù)鏈對傳輸速度的要求，利用Verilog HDL設(shè)計DLMS算法，并在其中加入脈動陣結(jié)構(gòu)，完成了均衡器的高速實(shí)現(xiàn)。仿真表明所設(shè)計的均衡器的最高頻率可達(dá)298.063 MHz，這為以后設(shè)計更高頻率或其他類型的高速均衡器指明了方向。
