(福州大學(xué) 物理與信息工程學(xué)院， 福建 福州 350002)

摘 要：為了解決微處理器設(shè)計(jì)中時(shí)序驗(yàn)證和性能優(yōu)化問題，采取可綜合代碼設(shè)計(jì)到靜態(tài)時(shí)序分析過程中針對關(guān)鍵路徑進(jìn)行處理的策略，完成了系統(tǒng)性能優(yōu)化的完整流程。理論分析和實(shí)踐結(jié)果證明，根據(jù)RTL級的靜態(tài)時(shí)序分析結(jié)果進(jìn)行系統(tǒng)關(guān)鍵路徑的優(yōu)化，可顯著提高微處理器的總體性能，減少設(shè)計(jì)的迭代次數(shù)，縮短了設(shè)計(jì)的周期。