魏鵬，李永超，陸銳敏（總參第六十三研究所，南京210007）

基于FPGA的π／4DQPSK跳頻調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)?

魏鵬，李永超，陸銳敏
（總參第六十三研究所，南京210007）

將π／4DQPSK調(diào)制與跳頻技術(shù)相結(jié)合，設(shè)計(jì)了π／4DQPSK跳頻調(diào)制器。利用FPGA實(shí)現(xiàn)了π／4DQPSK基帶跳頻調(diào)制，并由AD9957完成正交調(diào)制、數(shù)模轉(zhuǎn)換和一次上變頻。設(shè)計(jì)了乒乓方式上變頻調(diào)制器完成二次上變頻及跳頻調(diào)制。實(shí)測(cè)結(jié)果表明，跳頻頻率誤差小于1 Hz，換頻時(shí)間小于2μs，瞄準(zhǔn)干擾信噪比為8 dB時(shí)，誤碼率低于10-4。

跳頻通信；π／4DQPSK；跳頻調(diào)制；抗干擾

1 引言

更高的頻譜利用率和更強(qiáng)的抗干擾能力一直是無(wú)線通信特別是軍用無(wú)線通信所不懈追求的目標(biāo)。π／4DQPSK調(diào)制將載波相移限制為±π／4和±3π／4，使得包絡(luò)波動(dòng)大大降低，頻譜輸出占用更小的帶寬，可采用差分檢測(cè)方式解調(diào)，避免了同步載波的恢復(fù)，在快衰落信道中比相干解調(diào)的誤碼率更低［1］。而跳頻通信是目前通信抗干擾領(lǐng)域應(yīng)用范圍最廣的一種通信方式［2］。本文正是以某無(wú)線通信系統(tǒng)設(shè)計(jì)為背景，結(jié)合π／4DQPSK調(diào)制和高速寬帶跳頻技術(shù)，設(shè)計(jì)了基于FPGA的π／4DQPSK跳頻調(diào)制器，旨在簡(jiǎn)化系統(tǒng)設(shè)計(jì)的同時(shí)提高通信系統(tǒng)的抗干擾能力。

2 硬件組成及工作原理

2.1 硬件組成

如圖1所示，π／4DQPSK跳頻調(diào)制器由EP3C120F780 FPGA、TMS320C6416 DSP、偽隨機(jī)碼發(fā)生器、AD9957、50MHz晶振和兩片F(xiàn)LASH組成。

2.2 工作原理

設(shè)備上電后，F(xiàn)PGA和DSP分別從對(duì)應(yīng)的FLASH中加載程序，DSP完成初始化后等待FPGA中斷信號(hào)。FPGA接收外部周期性送來(lái)的時(shí)間和密鑰信息，并將其送往偽隨機(jī)碼發(fā)生器進(jìn)行非線性運(yùn)算產(chǎn)生偽隨機(jī)數(shù)PRN。該P(yáng)RN與時(shí)間、密鑰等信息一起組成跳頻同步信息并和原始數(shù)據(jù)一并緩存在FPGA內(nèi)部RAM中。當(dāng)FPGA緩存的數(shù)據(jù)達(dá)到指定長(zhǎng)度后中斷DSP，DSP收到中斷信號(hào)后以EDMA［3］方式通過(guò)EMIFA［4］讀取數(shù)據(jù)及當(dāng)前跳頻同步信息后進(jìn)行數(shù)據(jù)編碼、交織、加擾等操作組成一個(gè)完整的跳頻幀。之后再次將這些數(shù)據(jù)以中斷的EDMA方式通過(guò)EMIFA傳回到FPGA中，每個(gè)中斷傳輸一跳數(shù)據(jù)。FPGA將這些數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換后完成π／4DQPSK跳頻調(diào)制，其過(guò)程包括I、Q分路、差分相位編碼、成形濾波、基帶跳頻調(diào)制以及在AD9957中進(jìn)行正交調(diào)制、數(shù)模轉(zhuǎn)換和一次上變頻，最后在上變頻跳頻調(diào)制器中進(jìn)行二次上變頻和射頻范圍內(nèi)的寬帶跳頻調(diào)制。本文主要介紹π／4DQPSK跳頻調(diào)制的FPGA程序設(shè)計(jì)，包括AD9957的控制和上變頻跳頻調(diào)制器的設(shè)計(jì)。

3 FPGA程序設(shè)計(jì)

3.1 π／4DQPSK基帶跳頻調(diào)制

圖2所示為π／4DQPSK基帶跳頻調(diào)制的FPGA程序設(shè)計(jì)框圖，圖中各時(shí)鐘關(guān)系如下。

clk1：串行數(shù)據(jù)接收時(shí)鐘，其頻率等于串行數(shù)據(jù)波特率。

clk2：串行數(shù)據(jù)分為I、Q兩路后的輸出時(shí)鐘，等于clk1／2。

clk3：成形濾波器工作時(shí)鐘，等于clk1／2乘以濾波器內(nèi)插倍數(shù)R。

h-pdclk：NCO和乘法器工作時(shí)鐘，等于pdclk／2，同時(shí)也為clk3的整數(shù)倍。

pdclk：AD9957輸出的數(shù)據(jù)采樣時(shí)鐘。

clk-hop：換頻時(shí)鐘。

從DSP中輸出的跳頻幀轉(zhuǎn)換成串行數(shù)據(jù)sdata在clk1時(shí)鐘驅(qū)動(dòng)下輸入到I、Q分路相位調(diào)制模塊，I、Q分路相位調(diào)制模塊將串行數(shù)據(jù)sdata分為I、Q兩路，并根據(jù)I、Q的值輸出Nk，I、Q值與Nk的關(guān)系如表1所示，相加后Nk只保留低3位。相位編碼成形濾波器控制模塊接收Nk并完成相位編碼輸出In和Qn，對(duì)應(yīng)關(guān)系如表2所示，表中In和Qn為十六進(jìn)制表示。同時(shí)，該模塊同時(shí)還負(fù)責(zé)成形濾波器的控制，用sink-valid表明輸入濾波器的信號(hào)是否有效，當(dāng)clk3檢測(cè)到clk2時(shí)鐘的上升沿時(shí)表明有新的數(shù)據(jù)產(chǎn)生，sink-valid置一個(gè)時(shí)鐘周期的高電平，之后R-1個(gè)周期低電平（R為成形濾波器插值倍數(shù)）。

成形濾波器由兩個(gè)完全相同的平方根升余弦滾降濾波器來(lái)完成對(duì)In和Qn兩路數(shù)據(jù)的成形濾波，直接調(diào)用ALTERA提供的FIR濾波器IP核［5］產(chǎn)生，參數(shù)設(shè)置為25倍插值，151級(jí)系數(shù)，滾降系數(shù)為1。成形濾波后輸出Im、Qm兩路信號(hào)。

基帶跳頻調(diào)制是為了彌補(bǔ)上變頻跳頻器的精度不足。在FPGA內(nèi)部設(shè)計(jì)一個(gè)NCO并控制其在5 MHz范圍內(nèi)跳頻，上變頻跳頻器只需在5 MHz的整數(shù)倍處跳頻，兩者的配合可得到任意頻點(diǎn)的跳頻，從而降低了上變頻跳頻器的設(shè)計(jì)難度，同時(shí)提高了跳頻精度。

程序設(shè)計(jì)中根據(jù)PRN計(jì)算出NCO的頻率控制字預(yù)存入ROM，程序工作時(shí)將PRN作為ROM的地址，在換頻時(shí)鐘clk-hop的驅(qū)動(dòng)下讀出頻率控制字送給NCO，以改變NCO的輸出頻率，如式（1）所示［6］：

式中，fo為NCO輸出頻率，fref為NCO參考頻率，phi為頻率控制字，N為相位累積精度（Phase Accumulator Precision）。當(dāng)NCO的參考時(shí)鐘為32 MHz、N=24時(shí)，輸出頻率誤差小于1 Hz。最后經(jīng)成形濾波的兩路信號(hào)Im、Qm和NCO輸出的兩路正交調(diào)制信號(hào)cos（Δwk）、sin（Δwk）分別進(jìn)入兩個(gè)乘加器完成式（2）、（3）所示的運(yùn)算。之后將Imh、Qmh合路后交替送入AD9957完成正交調(diào)制。其SignalTap時(shí)序監(jiān)測(cè)結(jié)果如圖3所示。

式（2）、（3）中加法或減法運(yùn)算取決于圖2中的add-sub信號(hào)，該信號(hào)預(yù)存在ROM中頻率控制字的最高位，隨頻率控制字一起讀出。

圖3 中的sdata為串行數(shù)據(jù)；N-in為I、Q分路相位調(diào)制模塊輸出（即圖2中的Nk）；sink-valid為成形濾波器輸入有效信號(hào)；IDATA和QDATA分別為兩個(gè)成形濾波器輸入信號(hào)；dataa-0和dataa-1為兩個(gè)成形濾波器輸出信號(hào)；adress和q分別為ROM地址（PRN）和NCO頻率控制字；datab-0和datab-1為NCO的輸出信號(hào)；兩個(gè)result［0…26］分別為兩個(gè)乘加器輸出并截短后的結(jié)果，即圖2中的Imh、Qmh；DQU為Imh和Qmh交替后的結(jié)果；clk-hop為換頻時(shí)鐘。另外需要說(shuō)明的是，NCO輸出頻率的改變比換頻信號(hào)clk-hop的上升沿提前約2μs（32 MHz采樣時(shí)鐘的63個(gè)周期），這是因?yàn)楹蠖说奶l上變頻調(diào)制器同樣以clk-hop的上升沿作為換頻時(shí)刻，考慮到乘加器和AD9957的延遲，所以NCO換頻時(shí)刻需要適當(dāng)提前。

3.2 正交調(diào)制及AD9957的控制

Imh和Qmh合路后交替送入AD9957進(jìn)行式（4）所示的運(yùn)算完成正交調(diào)制，但在AD9957能夠正常工作之前必須對(duì)其進(jìn)行必要的配置。本設(shè)計(jì)對(duì)其3個(gè)32位寄存器CFR0、CFR1、CFR2和一個(gè)64位寄存器profile進(jìn)行配置，其他寄存器取默認(rèn)值。本設(shè)計(jì)需配置參數(shù)如下：

各配置字中高8 bit為命令和地址，其余32 bit或64 bit的含義參考文獻(xiàn)［6］。該配置使得AD9957工作于QDAC模式，并激活內(nèi)部的反向SINC濾波器，輸出的pdclk為64 MHz，并將輸出模擬信號(hào)上變頻到140 MHz（輸入?yún)⒖紩r(shí)鐘fsysclk=640 MHz）。圖4所示為SignalTap對(duì)AD9957配置過(guò)程的監(jiān)測(cè)結(jié)果。fout（k）=Imh（k）cos（wk）-Qmh（k）sin（wk）（4）

每次上電或FPGA外部復(fù)位后啟動(dòng)一次AD9957配置，如圖4所示，配置前先將DQU-REST置1將AD9957復(fù)位。配置期間DQU-CS保持為低電平，F(xiàn)PGA將定義好的CFR0、CFR1、CFR2、Profile值通過(guò)sdio以時(shí)鐘sclk依次串行送入AD9957，每寫(xiě)完一個(gè)寄存器io-updata送出一個(gè)脈沖，使AD9957鎖存該值。配置完成后將DQU-CS拉高，此時(shí)對(duì)AD9957的配置生效。圖中的sclk為10 MHz，SignalTap用50 MHz時(shí)鐘采樣，寫(xiě)入192 bit共用960個(gè)周期。

配置完成后AD9957以pdclk作為采樣時(shí)鐘交替接收Imh和Qmh兩路數(shù)據(jù)，然后再次將其分為并行的I、Q兩路，分別經(jīng)過(guò)反向CCI濾波、固定插值半波帶濾波、CCI插值濾波、正交調(diào)制、反向SINC濾波、數(shù)模轉(zhuǎn)換后輸出140M的模擬信號(hào)［7］。

3.3 上變頻跳頻調(diào)制

為了使換頻時(shí)間盡可能短，上變頻跳頻調(diào)制器使用兩個(gè)頻率合成器以乒乓方式進(jìn)行頻率切換，用以完成在5 MHz整數(shù)倍處的寬帶高速跳頻，其工作原理如圖5所示。

上電后FPGA首先對(duì)上變頻跳頻調(diào)制器進(jìn)行必要的配置后轉(zhuǎn)入正常工作模式，正常工作時(shí)其跳頻控制與NCO跳頻控制基本相同。將根據(jù)PRN計(jì)算出的頻率控制字預(yù)存入ROM，程序工作時(shí)將PRN作為ROM的地址，在換頻時(shí)鐘的驅(qū)動(dòng)下讀出頻率控制字，交替送往兩個(gè)PLL。當(dāng)頻率控制字送給PLL1時(shí)，輸出本振使用PLL2的頻率；當(dāng)頻率控制字送給PLL2時(shí)，輸出本振使用PLL1的頻率。此時(shí)的頻率切換時(shí)間就等于選擇開(kāi)關(guān)切換時(shí)間，使得換頻時(shí)間大大縮短。當(dāng)原始串行數(shù)據(jù)速率為1 Mbit／s時(shí)，跳頻幀之間只需留有2 bit換頻保護(hù)即可保證接收端正確解跳，因此其換頻時(shí)間小于2μs。

該系統(tǒng)在定頻工作（頻率控制字取常數(shù)）時(shí)加入白噪聲干擾（相當(dāng)于瞄準(zhǔn)式干擾），用自制的專(zhuān)用誤碼儀進(jìn)行測(cè)試，結(jié)果表明，信噪比為8 dB時(shí)誤碼率低于10-4。當(dāng)系統(tǒng)跳頻工作時(shí)，由于跳頻速率高達(dá)每秒數(shù)千跳，跟蹤干擾難以實(shí)施，而阻塞式干擾時(shí)由于跳頻帶寬很寬，干擾方需要付出極高的功率代價(jià)。

4 結(jié)論

本文基于FPGA設(shè)計(jì)的π／4DQPSK跳頻調(diào)制器兼?zhèn)洇校?DQPSK調(diào)制和寬帶高速跳頻的優(yōu)點(diǎn)，硬件結(jié)構(gòu)簡(jiǎn)單，換頻時(shí)間短，頻率精度高，具有較強(qiáng)的抗干擾能力，已經(jīng)成功應(yīng)用于某型抗干擾通信系統(tǒng)中。但由于上變頻跳頻調(diào)制器使用兩個(gè)PLL，使得系統(tǒng)體積增大，成本增加，不利于設(shè)備的小型化與規(guī)?；虼讼乱徊竭€需研制體積更小、換頻速率更高的單PLL結(jié)構(gòu)的寬帶上變頻跳頻調(diào)制器。

［1］劉聰鋒.高效數(shù)字調(diào)制技術(shù)及其應(yīng)用［M］.北京：人民郵電出版社，2006：16-18. LIU Cong-feng.Efficient digital modulation technique and its application［M］.Beijing：People′s Posts and Telecom Press，2006：16-18.（in Chinese）

［2］姚富強(qiáng).通信抗干擾工程與實(shí)踐［M］.北京：電子工業(yè)出版社，2008：26. YAO Fu-qiang.Communication Anti-jamming Engineering and Practice［M］.Beijing：Publish House of Electronics Industry，2008：26.（in Chinese）

［3］Texas Instruments.TMS320C6000 DSP Enhanced Direct Memory Access（EDMA）Controller Reference Guide［EB／OL］.2008［2011-07-11］.http：／／www.ti.com／lit／ug／spru266e／spru266e.pdf.

［4］Texas Instruments.TMS320C6000 DSP External Memory Interface（EMIF）Reference Guide［EB／OL］.2008［2011-07-11］. http：／／www.ti.com／lit／ug／spru234c／spru234c.pdf.

［5］Altera Corporation.FIR Compiler User Guide［EB／OL］. 2009［2011-07-11］.http：／／www.altera.com／literature／ug／fircompiler-ug.pdf.

［6］Altera Corporation.NCO MegaCore Function User Guide［EB／OL］.2009［2011-07-11］.http：／／www.altera. com／literature／ug／ug-nco.pdf.

［7］Analog Devices，Inc.1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC EVAL-AD9957［EB／OL］.2007［2011-07-11］.http：／／www.analog.com／static／imported-file／data-sheets／AD9957.pdf.

WEIPeng was born in Changzhi，Shanxi Province，in 1983. He received the M.S.degree in 2008.He is now an engineer.His research direction is satellite communication.

Email：huangwyan＠sohu.com

李永超（1977—），男，安徽蒙城人，2002年獲碩士學(xué)位，現(xiàn)為工程師，主要研究方向?yàn)樾l(wèi)星通信；

LIYong-chao was born in Mengcheng，Anhui Province，in 1977.He received the M.S.degree in 2002.He is now an engineer.His research direction is satellite communication.

陸銳敏（1963—），男，江蘇無(wú)錫人，研究員，主要研究方向?yàn)樾l(wèi)星通信。

LU Rui-min was born in Wuxi，Jiangsu Province，in 1963. He is now a senior engineer of professor.His research direction is satellite communication.

Design and Realization of aπ／4DQPSK Frequency Hopping Modulator Based on FPGA

WEI Peng，LI Yong-chao，LU Rui-min
（The 63rd Research Institute of PLA General Staff Headquarters，Nanjing 210007，China）

Through combiningπ／4DQPSK with frequency hopping（FH）technique，aπ／4DQPSK FH modulator is designed and implemented.The baseband frequency hopping is achieved using FPGA.The quadrature modulation，digitalto analog conversion and firstup-conversion are completed using AD9957.The ping-pong up-converter is designed to accomplish second up-conversion.Test results show that error of hopping frequency is less than 1 Hz，the time of changing frequency is less than 2μs and the bit error rate（BER）is less than 10-4with spot jamming SNR（Signal-to-noise Ratio）8 dB.

frequency hopping communication；π／4DQPSK；frequency hopping modulation；anti-jamming

TN973.3

A

10.3969／j.issn.1001-893x.2012.02.014

魏鵬（1983—），男，山西長(zhǎng)治人，2008年獲碩士學(xué)位，現(xiàn)為工程師，主要研究方向?yàn)樾l(wèi)星通信；

1001-893X（2012）02-0190-04

2011-07-18；

2011-11-11