王蓮榮，馬 妍，王 萍，張繼紅

（1．91286 部隊，山東 青島 266003；2．海軍司令部軍務(wù)處，北京 100071）

在現(xiàn)代雷達系統(tǒng)的研制和調(diào)試過程中，對雷達性能和指標(biāo)的測試是一個重要的環(huán)節(jié)，在這個環(huán)節(jié)中，利用模擬目標(biāo)信號與外場實測相比具有花費少、可重復(fù)和靈活性高的優(yōu)勢。實際的雷達在接受目標(biāo)回波的時候，回波中的雜波和噪聲是很大的，甚至有些時候可以淹沒目標(biāo)回波信號[1]。但是在人為地對雷達進行測試時，有時我們只對雷達的某個和某些參數(shù)感興趣，希望在回波中表征感興趣的參數(shù)強一些，這時我們就希望在回波中去掉雜波和噪聲的影響，而在實際的外場試飛過程中，這是不可能實現(xiàn)的，這也是雷達信號模擬對外場試飛的一大優(yōu)勢。

在雷達系統(tǒng)中采用DDS 技術(shù)可以靈活地產(chǎn)生不同脈沖寬度、不同載波頻率以及不同脈沖重復(fù)頻率的信號，為雷達系統(tǒng)的設(shè)計者提供了全新的思路[2-3]。利用專用DDS 芯片是目前比較流行的信號產(chǎn)生方法，專用DDS 芯片把所有功能集中在一塊芯片上，需要設(shè)計者以此為平臺進行開發(fā)。而基于FPGA的DDS 軟件編程則根據(jù)DDS 技術(shù)的基本原理，充分利用了FPGA 作為大規(guī)模芯片的資源優(yōu)勢和高速運算能力，除了能產(chǎn)生專用DDS 芯片所具備的單頻連續(xù)波、非連續(xù)波、各種形式的線性調(diào)頻信號以外，還可以借助FPGA 的龐大的資源優(yōu)勢和內(nèi)部存儲器，使非線性調(diào)頻等更復(fù)雜的信號更容易實現(xiàn)。

本文以此為出發(fā)點，將FPGA 技術(shù)與DDS 技術(shù)結(jié)合，采用基于FPGA 的DDS 軟件編程來實現(xiàn)雷達信號的模擬。

1 系統(tǒng)組成

雷達信號處理卡的硬件電路結(jié)構(gòu)框圖如圖1 所示。

圖1 雷達信號處理卡的硬件電路結(jié)構(gòu)框圖

在具體實現(xiàn)過程中，主要采用一塊基于FPGA的雷達信號處理卡，既可以采集來自雷達接收機的中頻、視頻信號并對其進行數(shù)字信號處理，又可以自身模擬產(chǎn)生雷達中頻、視頻信號進行數(shù)字信號處理或不處理直接送往雷達信號處理機。

FPGA 采用的是Xilinx 公司的100 萬門FPGA芯片XC3S1000，其配置芯片為Xilinx 公司的1Mbits容量 PROM 芯片 XC18V01，以主動串行方式對FPGA 進行上電配置。AD、DA 分別為ADI 公司12位高速模數(shù)轉(zhuǎn)換芯片AD9432 與14 位高速數(shù)模轉(zhuǎn)換芯片AD9764。SRAM 采用Cypress 公司的256 k× 16 bits SRAM 芯片CY7C1041。

FPGA 具有層次化的存儲器系統(tǒng)，其基本邏輯功能塊可以配置成 16×1、16×2 或 32×1 的同步RAM，或16×1 的雙端口同步RAM，因而可以在FPGA 內(nèi)部配置高速雙口RAM 用來作為信號傳輸?shù)臄?shù)據(jù)緩沖器。同時，為了節(jié)省FPGA 的內(nèi)部邏輯資源，在FPGA 外圍配置了適當(dāng)?shù)腟RAM 用來存儲數(shù)據(jù)。

2 線性調(diào)頻脈沖信號的模擬

2.1 線性調(diào)頻脈沖信號的FPGA 實現(xiàn)

結(jié)合本處理卡的結(jié)構(gòu)特點，采用FPGA 與高速D/A 轉(zhuǎn)換器的方案產(chǎn)生雷達線性調(diào)頻脈沖信號。需要利用軟件編程在FPGA 內(nèi)部形成DDS 電路，F(xiàn)PGA 輸出全數(shù)字的線性調(diào)頻信號送往高速D/A，得到最終的模擬線性調(diào)頻信號[4]。設(shè)計中，利用FPGA 軟件編程實現(xiàn)雷達線性調(diào)頻脈沖信號的原理圖如圖2 所示。模塊以及DDS 模塊。天線信號控制模塊產(chǎn)生的天線信號控制目標(biāo)信號的方位；觸發(fā)控制模塊產(chǎn)生的主觸發(fā)信號控制目標(biāo)信號的距離；天線信號、主觸發(fā)信號與輸入的目標(biāo)信號的其他參數(shù)、噪聲參數(shù)一起通過波門控制模塊的時序控制產(chǎn)生DDS 模塊所需的參數(shù)，DDS 模塊輸出目標(biāo)信號的幅度；所有時鐘周期產(chǎn)生的目標(biāo)信號的幅度相積累，即產(chǎn)生雷達線性調(diào)頻脈沖信號。

圖2 線性調(diào)頻脈沖信號FPGA 實現(xiàn)的原理圖

2.2 DDS 模塊的FPGA 實現(xiàn)

由于傳統(tǒng)的DDS 電路產(chǎn)生的是固定頻率的正弦波信號，信號頻率受相位增量PhaseΔ控制，若要產(chǎn)生線性調(diào)頻信號，則必須實時改變PhaseΔ，使ΔPhase根據(jù)頻率步進量fstep而線性變化。因此，基于FPGA 軟件編程實現(xiàn)雷達線性調(diào)頻脈沖信號時，除了需要在FPGA 內(nèi)部實現(xiàn)相位累加器、正弦波形ROM 存儲器等DDS 基本電路之外，還需要在FPGA內(nèi)部實現(xiàn)頻率累加器。FPGA 軟件編程實現(xiàn)DDS 模塊的原理圖如圖3 所示。

圖3 DDS 模塊FPGA 實現(xiàn)的原理圖

在產(chǎn)生線性調(diào)頻信號時，每來1 個時鐘脈沖，通過軟件編程控制，頻率累加器產(chǎn)生1 個線性增加的瞬時頻率，然后經(jīng)過相位累加器運算輸出線性調(diào)頻信號的瞬時相位，以此相位值尋址正弦值存儲表，通過查表得到與相位值對應(yīng)的幅度量化值；在下一個周期來臨時，頻率累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的頻率數(shù)據(jù)反饋到頻率加法器的輸入端，以使頻率加法器繼續(xù)累加，頻率累加的瞬時值與上個周期相位累加器反饋到相位加法器輸入端的數(shù)據(jù)累加，然后再依此周期累加的相位值重新尋址正弦值存儲表，得到對應(yīng)的幅度量化值。依此循環(huán)，幅度量化值經(jīng)過累加，并經(jīng)D/A 轉(zhuǎn)換器得到連續(xù)的階梯波，經(jīng)低通濾波器濾除其中的高頻分量，最后即可得到所需線性調(diào)頻信號。

2.3 主要工作參數(shù)的確定

根據(jù)上述的FPGA 軟件編程產(chǎn)生線性調(diào)頻信號的原理可知，需要設(shè)定的工作參數(shù)包括雷達的工作參數(shù)以及DDS 模塊的工作參數(shù)。其中，雷達的工作參數(shù)包括觸發(fā)信號的參數(shù)、目標(biāo)信號的參數(shù)、天線工作參數(shù)，這些參數(shù)在FPGA 中需要表示成二進制的形式。

已知系統(tǒng)工作時鐘clkf、頻率累加器與相位累加器位數(shù)N，要產(chǎn)生中頻為0F、帶寬為B、時寬為T的線性調(diào)頻信號，其頻率步進變化如圖4 所示，在FPGA 軟件編程時，只需計算出起始頻率startf和頻率步進量stepf即可。

圖4 線性調(diào)頻信號頻率步進變化示意圖

經(jīng)過頻率累加器輸出的是嚴格線性增長的瞬時頻率。在實際過程中相位累加器的輸出是經(jīng)過相位截斷再進行尋址，從而引入了一定的相位誤差，雖然這一誤差會影響到線性調(diào)頻信號的線性度，但是調(diào)頻斜率為相位的二次導(dǎo)數(shù)，相位截斷誤差本身已很小，所以對調(diào)頻線性度的影響就更小了。

2.4 噪聲信號的模擬

設(shè)計中利用線性反饋移位寄存器(LFSR)產(chǎn)生隨機的數(shù)字噪聲。LFSR 可以被視為一個線性移位寄存器組，并且每個寄存器的輸入都是它前一個寄存器輸出的一個線性函數(shù)。在FPGA 中設(shè)計一個16位隨機數(shù)字噪聲模擬模塊，此序列發(fā)生器的初始值為0XFFFF，數(shù)字噪聲信號的周期為 216? 1 =655 35?；谟布崿F(xiàn)的隨機序列，具有循環(huán)周期長，隨機性好，資源消耗少的優(yōu)點。

在實時模擬時，根據(jù)雷達天線波束與雜波區(qū)域幾何關(guān)系，用戶可以根據(jù)情況選擇使用哪種方法產(chǎn)生隨機序列，通過硬件和軟件系統(tǒng)直接模擬雷達的雜波回波信號。

3 雷達視頻信號的模擬

雷達視頻信號的模擬分為相參視頻信號和非相參視頻信號的模擬。通常，視頻信號產(chǎn)生的方法一般有2 種：一種是利用計算機模擬產(chǎn)生目標(biāo)和雜波數(shù)據(jù)，通過計算機接口發(fā)往信號處理卡上的大容量存儲器中，從該存儲器中將模擬數(shù)據(jù)讀出，便得到數(shù)字量的視頻信號；另一種方法是采用FPGA 軟件編程利用FPGA 硬件實現(xiàn)目標(biāo)和雜波的產(chǎn)生，目標(biāo)和雜波的參數(shù)可以通過計算機設(shè)置。本設(shè)計中采用的是后一種方法，目標(biāo)和雜波的參數(shù)可以通過計算機更改[5-6]。

3.1 雷達非相參視頻信號的模擬

模擬產(chǎn)生僅含有幅度信息的非相參視頻信號，根據(jù)參數(shù)設(shè)置直接在FPGA 中產(chǎn)生。利用FPGA 軟件編程實現(xiàn)非相參視頻信號的原理如圖5 所示。

圖5 FPGA 軟件編程實現(xiàn)非相參視頻信號的原理圖

3.2 雷達相參視頻信號的模擬

模擬產(chǎn)生含有幅度與相位信息的相參視頻信號，根據(jù)參數(shù)設(shè)置直接在FPGA 中產(chǎn)生。相參視頻信號的實現(xiàn)方法與非相參視頻信號相類似，只是在產(chǎn)生目標(biāo)信號后，需要對輸出的目標(biāo)信號相位采用查找正弦、余弦表的方法在FPGA 中產(chǎn)生正交的I/Q信號。利用FPGA 軟件編程實現(xiàn)相參視頻信號的原理如圖6 所示。

圖6 FPGA 軟件編程實現(xiàn)相參視頻信號的原理圖

4 實驗結(jié)果

基于上述原理，首先，對VHDL 代碼進行了時序仿真，然后，將編譯綜合后的BIT 文件下載到FPGA 芯片中進行系統(tǒng)聯(lián)調(diào)。實驗表明，采用FPGA軟件編程技術(shù)較好地實現(xiàn)了雷達信號的模擬，而且信號波形比較穩(wěn)定。

4.1 雷達線性調(diào)頻脈沖信號的模擬

在實際調(diào)試過程中，在7.5 km(50 μs)距離上模擬產(chǎn)生了一個脈寬7 μs、周期為700 μs、帶寬為5 MHz，中頻為7.5 MHz 的雷達線性調(diào)頻脈沖信號，在示波器上觀察結(jié)果如圖7 所示。

圖7 線性調(diào)頻信號模擬

4.2 雷達視頻信號的模擬實驗

在15 km(100 μs)距離上模擬產(chǎn)生一個周期700 μs、脈寬7 μs 的雷達非相參視頻信號，在示波器上的觀察結(jié)果如圖8 所示。

圖8 非相參視頻信號模擬

在15 km 距離上模擬產(chǎn)生一個周期700 μs、脈寬7 μs、速度10 m/s(多普勒頻移200 Hz)的相參的正交I/Q 視頻信號。D/A 輸出I、Q 兩路信號在示波器上的觀察結(jié)果如圖9 所示。

圖9 相參視頻信號模擬

從圖9 可以看出，輸出的單路信號的包絡(luò)為正弦波，從而說明模擬的相參信號取得了較好效果。

5 與DDS 專用芯片方法的比較

由于基于FPGA 的DDS 軟件編程同樣利用了DDS 技術(shù)的基本原理，主要部分均由頻率累加器、相位累加器、相位/幅度轉(zhuǎn)換器組成。因此，同DDS專用芯片方法的方法一樣，所產(chǎn)生的信號具有可通過編程靈活控制參數(shù)，具有高的調(diào)頻線性度、頻率穩(wěn)定度等DDS 技術(shù)特有的優(yōu)點[7]。但是與同DDS專用芯片方法比較，F(xiàn)PGA 也有自己的優(yōu)勢和不足。

由輸出信號的頻率分辨率Δf=fclk/2N可知，本系統(tǒng)的參考時鐘頻率fclk為40 MHz，相位累加器的位數(shù)為N為24 位，而專用DDS 芯片，如AD9854的相位累加器的位數(shù)為N為48 位。雖然本系統(tǒng)產(chǎn)生的線性調(diào)頻信號在精度和速度上略有不足，但已能基本滿足絕大多數(shù)系統(tǒng)的使用要求。若要產(chǎn)生更低頻率及更精確的波形，可以提高分辨率并相應(yīng)減小基準時鐘，這在FPGA 中實現(xiàn)起來相對比較容易。

另一方面，基于FPGA 的系統(tǒng)功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且FPGA 芯片還可在系統(tǒng)現(xiàn)場升級，使系統(tǒng)具有較大的可擴展性。另外，將DDS 設(shè)計嵌入到FPGA 芯片所構(gòu)成的系統(tǒng)中，只是充分利用了FPGA 系統(tǒng)的軟件資源，其系統(tǒng)的硬件成本并不會增加多少，而購買專用DDS芯片則使系統(tǒng)的硬件成本和體積都增加很多。因此，采用基于FPGA 的DDS 軟件編程技術(shù)具有較高的性價比，并提高了系統(tǒng)的性能和可靠性。

6 結(jié)束語

本系統(tǒng)完成了相參、非相參、線性調(diào)頻等雷達中視頻信號的模擬和噪聲信號，參數(shù)指標(biāo)能夠滿足要求。整個系統(tǒng)采用VHDL 編程實現(xiàn)，參數(shù)修改方便，工程實現(xiàn)簡單。

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