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        星用功率VDMOS器件SEGR效應(yīng)研究

        2012-03-21 07:13:12王立新韓鄭生張彥飛宋李梅吳海舟
        核技術(shù) 2012年6期
        關(guān)鍵詞:空穴電場(chǎng)器件

        王立新 高 博 劉 剛 韓鄭生 張彥飛 宋李梅 吳海舟

        (中國(guó)科學(xué)院微電子研究所 北京 100029)

        功率 VDMOS器件(vertically double-diffused MOS)兼有雙極晶體管和MOS晶體管的優(yōu)點(diǎn),開(kāi)關(guān)速度快、輸入阻抗高、驅(qū)動(dòng)功耗低,具有負(fù)的溫度系數(shù),無(wú)二次擊穿,在航空、航天、核能等領(lǐng)域有廣泛應(yīng)用。在空間運(yùn)行的衛(wèi)星和航天器受到各種射線及帶電粒子的照射,引起內(nèi)部器件性能退化甚至失效。功率VDMOS器件主要應(yīng)用于衛(wèi)星及航天器的電子系統(tǒng),在空間輻射環(huán)境中極易被重離子誘發(fā)單粒子燒毀效應(yīng)(SEB, single event burnout)和單粒子?xùn)糯┬?yīng)(SEGR, single event gate rupture),造成器件硬損傷,嚴(yán)重影響衛(wèi)星及航天器的在軌使用壽命[1?6]。1986年 Waskiewicz等[7]發(fā)現(xiàn)功率器件的SEB,1994年NASA發(fā)射了APEX衛(wèi)星,對(duì)功率MOSFET器件進(jìn)行在軌SEB實(shí)驗(yàn)[8]。

        隨著我國(guó)航天事業(yè)的發(fā)展,新型長(zhǎng)壽命 GEO衛(wèi)星采用100 V高壓母線的太陽(yáng)能電池陣列,衛(wèi)星的電源系統(tǒng)使用大功率的VDMOS器件,具有較高的工作電壓,在空間中遭受高能質(zhì)子或重離子轟擊時(shí),發(fā)生單粒子效應(yīng)的可能性較高。因此,對(duì)空間應(yīng)用 VDMOS器件的抗單粒子效應(yīng)能力的要求也高。本文研究了兩種采用抗輻照加固工藝研制的星用功率VDMOS器件的單粒子效應(yīng),結(jié)果表明,新研制的兩款產(chǎn)品具有較好的抗單粒子能力,為該型號(hào)器件在空間中的使用提供了參考。

        1 實(shí)驗(yàn)方法

        1.1 樣品及測(cè)試系統(tǒng)

        實(shí)驗(yàn)樣品采用抗輻照工藝生產(chǎn)的高壓 N溝VDMOS功率器件,擊穿電壓為400 V和500 V,封裝形式是TO-254,器件典型縱向結(jié)構(gòu)如圖1所示。器件的主要技術(shù)指標(biāo)是:閾值電壓 2–4 V,導(dǎo)通電阻0.55 ?,漏電流2.5×10–5A。每種樣品選取3片放入真空室中進(jìn)行單粒子實(shí)驗(yàn)。

        圖1 典型VDMOS器件縱向結(jié)構(gòu)圖Fig.1 Cross-section view of the VDMOS structure.

        實(shí)驗(yàn)測(cè)試系統(tǒng)是自己搭建的“半導(dǎo)體功率器件單粒子效應(yīng)測(cè)試系統(tǒng)”,由控制板和輻照板組成。輻照板上主要是待測(cè)器件,控制板上主要由繼電器、接口電路、單片機(jī)等器件組成。上位機(jī)通過(guò)RS232接口控制選通被測(cè)器件,同時(shí)監(jiān)測(cè)實(shí)驗(yàn)時(shí)器件的工作狀態(tài)。單粒子輻照實(shí)驗(yàn)示意圖如圖2所示。

        1.2 實(shí)驗(yàn)條件

        單粒子輻照實(shí)驗(yàn)在中國(guó)原子能研究院的 HI-13串列靜電加速器上進(jìn)行,注量率為7×103cm–2·s–1,總注量105cm–2。注量率和總注量的選取主要基于器件單粒子實(shí)驗(yàn)考核指標(biāo)要求。單粒子實(shí)驗(yàn)選用粒子是127I,粒子能量255 MeV,線性能量傳輸(LET)值為65 MeV·mg–1·cm–2。實(shí)驗(yàn)時(shí)先固定柵-源間的電壓,然后逐漸增大漏-源電壓,觀察功率器件是否發(fā)生單粒子效應(yīng)。柵-源電壓分別為?10 V、?5 V、0 V,漏-源電壓從低到高,最大不超過(guò)器件的擊穿電壓。

        圖2 單粒子輻照實(shí)驗(yàn)示意圖Fig.2 Schematics of the irradiation experiments of single event effects.

        2 實(shí)驗(yàn)結(jié)果

        實(shí)驗(yàn)結(jié)果顯示:400 V器件在VGS=?10 V及?5 V、VDS=310 V時(shí),發(fā)生單粒子?xùn)糯┬?yīng);在VGS=0 V,VDS=400 V(擊穿電壓)時(shí),未發(fā)生單粒子效應(yīng)。500 V器件在VGS=?10 V、VDS=300 V時(shí),發(fā)生單粒子?xùn)糯┬?yīng);在VGS=?5 V及0 V、VDS=500 V(擊穿電壓)時(shí),未發(fā)生單粒子效應(yīng)。

        圖3是高壓功率VDMOS器件受127I粒子轟擊時(shí)的安全工作區(qū)。器件在空間使用時(shí),選用安全工作區(qū)下方區(qū)域可避免發(fā)生單粒子現(xiàn)象;柵-源電壓的絕對(duì)值越大,器件發(fā)生單粒子效應(yīng)的漏-源電壓越小。由圖 3,功率器件單粒子輻照實(shí)驗(yàn)時(shí)的最劣偏置狀態(tài)是VGS=?10 V,這時(shí)漏-源電壓很小,器件發(fā)生單粒子效應(yīng);500 V器件在VGS=?10 V發(fā)生SEGR效應(yīng)時(shí),漏-源電壓為 300 V,相當(dāng)于擊穿電壓的60%。

        圖3 器件單粒子效應(yīng)安全工作區(qū)Fig.3 Safe operating voltage zone of VDMOS against single event effect.

        3 討論

        SEGR是指高能粒子入射MOS器件的柵介質(zhì),引起了柵介質(zhì)的擊穿。較厚的輕摻雜外延層使功率VDMOS器件承受高壓而不會(huì)發(fā)生擊穿,當(dāng)高能粒子穿過(guò)柵氧化層進(jìn)入頸區(qū)時(shí),由于粒子感應(yīng)電荷積累在Si-SiO2界面附近,使柵絕緣介質(zhì)內(nèi)的電場(chǎng)瞬時(shí)超過(guò)臨界電場(chǎng),導(dǎo)致柵介質(zhì)擊穿[9?12]。

        器件發(fā)生SEGR效應(yīng),主要由于單粒子輻照產(chǎn)生的空穴在電場(chǎng)作用下堆積到JFET區(qū)的Si-SiO2界面處,在氧化層上附加一個(gè)瞬態(tài)電場(chǎng),導(dǎo)致氧化層內(nèi)的電場(chǎng)超過(guò)臨界擊穿電場(chǎng),柵氧化層被擊穿,柵極的泄露電流增加,導(dǎo)致VDMOS器件失去柵控制能力。入射粒子在典型功率VDMOS器件中生成電子-空穴對(duì)的示意圖如圖4所示。柵-源電壓的絕對(duì)值越大,在相同漏-源電壓下引起電場(chǎng)變化的電子-空穴對(duì)的數(shù)量就越多,形成的內(nèi)電場(chǎng)越大,附加在柵氧化層上的瞬態(tài)電場(chǎng)也越大,因此,在漏-源電壓較小時(shí)就發(fā)生了SEGR效應(yīng)。我們認(rèn)為柵-源電壓等于?10 V是功率VDMOS器件單粒子輻射損傷的最劣偏置條件。

        圖4 粒子在VDMOS器件中的路徑圖Fig.4 Path schematic of the particles in the VDMOS device.

        圖5為器件柵電流隨漏源電壓的變化,未發(fā)生單粒子效應(yīng)時(shí),即樣品處于安全工作區(qū)時(shí),漏電流保持不變;發(fā)生單粒子?xùn)糯r(shí),樣品的漏電流劇增至數(shù)十mA, 乃至上百mA,說(shuō)明由于器件內(nèi)部柵介質(zhì)的電場(chǎng)在瞬間增至臨界電場(chǎng)以上,引起柵介質(zhì)的擊穿,導(dǎo)致了柵電流的泄露。

        圖5 器件柵電流隨漏源電壓的變化Fig.5 Gate-source current versus drain-source voltage for VDMOS.

        研究表明,增加?xùn)叛鯇雍穸瓤商岣吖β蔞DMOS器件的抗SEGR能力。但同時(shí)減小了器件抗總劑量的能力,兩者相互矛盾。我們選擇 JFET區(qū)較窄的條柵結(jié)構(gòu),在提高器件抗SEGR能力的同時(shí)并未顯著減小器件的抗總劑量水平。JEFT區(qū)變窄,使漏-源電壓對(duì)Si-SiO2界面的影響減小,重離子轟擊器件時(shí)產(chǎn)生的空穴更少的堆積到界面處,由空穴產(chǎn)生的瞬態(tài)電場(chǎng)也相應(yīng)減小,最終提高了器件的抗SEGR能力。

        如圖6(a)所示,器件結(jié)構(gòu)采用超深結(jié)結(jié)構(gòu),JFET區(qū)變窄。與一般采用兩次注入的結(jié)相比,超深結(jié)采用三次注入。在窄JFET區(qū)結(jié)構(gòu)中,由于結(jié)不同,生成的電子-空穴對(duì)的漂移方向也不同。如圖所示,生成的電子均沿著入射粒子路徑向襯底漂移,而窄JFET區(qū)在電場(chǎng)作用下,一部分空穴漂移到柵氧層下方的“neck”區(qū)域(如 B所示),一部分空穴漂移到體區(qū)(如A所示)。與一般JFET區(qū)、普通結(jié)結(jié)構(gòu)相比,窄 JFET區(qū)、超深結(jié)結(jié)構(gòu)由于入射粒子作用生成的電子-空穴對(duì)數(shù)量相當(dāng),但漂移到“neck”區(qū)的空穴數(shù)量較少。由于窄JFET區(qū)在“neck”區(qū)附近生成的對(duì)內(nèi)電場(chǎng)有影響的空穴數(shù)量較少,在氧化層上附加的瞬態(tài)電場(chǎng)較一般JFET區(qū)的要小,因此,在相同的柵-源電壓、漏-源電壓條件下窄JFET區(qū)的抗SEGR能力提高。同時(shí),我們采用了條柵結(jié)構(gòu),使選擇較窄JFET區(qū)的功率VDMOS器件在提高抗SEGR能力的同時(shí),并未增加器件的導(dǎo)通電阻。

        圖6 不同寬度JFET區(qū)單粒子輻照生成電子-空穴對(duì) (a)窄JFET區(qū),(b)一般JFET區(qū)Fig.6 The single event irradiation generate electron-hole pairs with narrow (a) and general (b) JFET widths.

        4 結(jié)語(yǔ)

        對(duì)采用抗輻射加固工藝研制的功率VDMOS器件的單粒子效應(yīng)進(jìn)行了研究,得到器件單粒子?xùn)糯┑陌踩ぷ鲄^(qū)。研究結(jié)果顯示,400 V和500 V器件在最劣偏置條件(VGS=?10 V)時(shí),發(fā)生單粒子?xùn)糯┑腣DS分別為310 V和300 V,而在VGS=0 V時(shí),兩款產(chǎn)品在漏源電壓達(dá)到擊穿電壓時(shí)均未發(fā)生單粒子?xùn)糯┬?yīng),表明兩種器件的抗單粒子能力達(dá)到技術(shù)指標(biāo)要求,也為器件在航空航天中的應(yīng)用提供了技術(shù)參考。

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