一、引言

本文介紹一種高穩(wěn)定度和相位噪聲的鎖相環(huán)設計，適用于對頻率源指標要求較高，鎖定時間要求較低的場合，而且相對于單個高穩(wěn)定度和相位噪聲的頻率源來說成本較低。

鎖相環(huán)電路是一種以消除頻率誤差為目的的反饋控制電路，它的基本原理是利用相位誤差電壓取消除頻率誤差，所以當電路達到平衡之后，雖然有剩余相位誤差存在，但頻率誤差可以降低到零，從而實現(xiàn)無頻差的頻率跟蹤和相位跟蹤。而且鎖相環(huán)電路還具有科研不用電感線圈、易于集成化、性能優(yōu)越等許多有點，因此廣泛用于通信、雷達、制導、導航、儀表和電機都方面。

圖1是一個鎖相環(huán)的構(gòu)成框圖，PLL電路基本上由下述三大部分組成：

鑒相器（phase Detector或phase Comparator）鑒相器用于檢測兩個輸入信號的相位差；環(huán)路濾波器（loop Filter）是將鑒相器輸出含有紋波的電流信號平均化，將此變換為交流成分少的直流信號的低通濾波器。環(huán)路濾波器除濾除紋波功能外，還有一種重要作用，即決定穩(wěn)定進行PLL環(huán)路控制的傳輸特性；壓控振蕩器（Voltage Controlled Osillator）就是用輸入直流信號控制振蕩頻率，他是一種可變頻率振蕩器。

隨著電子技術(shù)的發(fā)展，要求信號的頻率越來越穩(wěn)定，一般的振蕩器已經(jīng)不能滿足要求，于是出現(xiàn)了高準確度和高穩(wěn)定度的時鐘振蕩源。但是高穩(wěn)定度的時鐘振蕩源價格比較昂貴，對于成本的節(jié)約上有很大的限制。于是利用鎖相環(huán)技術(shù)產(chǎn)生高精度高穩(wěn)定度的頻率源應運而生，只需要一個成本不高的時鐘源和一個高穩(wěn)晶振就可以實現(xiàn)高精度和高穩(wěn)定度的時鐘頻率輸出，圖2是一個高穩(wěn)定度鎖相環(huán)的框圖電路。

二、電路框圖

本文利用的是單片機STC12C5410AD和鑒相器芯片ADF4001以及一個高穩(wěn)壓控晶振實現(xiàn)鎖相環(huán)電路，電路框圖如圖3所示。

1.器件選擇

單片機用普通的單片機即可，本設計使用的是STC系列單片機，也可以使用51系列的單片機；ADF4001是AD公司的一款鑒相器芯片，最大輸出頻率可到200MHz，它內(nèi)部含有一個13位、一個14位的分頻器，可以對輸入頻率進行分頻，使鑒相頻率一致；高穩(wěn)定度的壓控晶振可以自己選擇，適合自己要求的，表1是我們自己選擇的恒溫晶振部分指標。

2.環(huán)路設計

環(huán)路濾波器的設計是鎖相環(huán)的重點，它決定了鎖相環(huán)的指標好壞。環(huán)路濾波器的設計關(guān)鍵在環(huán)路帶寬上，環(huán)路帶寬會影響鎖定時間、相位噪聲和短穩(wěn)等指標。環(huán)路帶寬與鎖定時間成反比關(guān)系；大于環(huán)路帶寬部分的相位噪聲由晶振決定，小于環(huán)路帶寬部分的相位噪聲由參考信號決定。環(huán)路濾波器的設計方法比較多，各有優(yōu)勢，下面是本設計采用的參數(shù)計算方法，環(huán)路帶寬設置為0.5Hz、相位裕度45°，鑒相頻率100kHz。采用三階無源濾波器。圖4是我們的三階無源濾波器電路。

首先已知相位裕度φ、參考頻率fc、鑒相頻率fcomp、壓控靈敏度Kv、鑒相靈敏度Kφ、輸出頻率fout、時間常數(shù)T31（取0到1之間）。

根據(jù)以上公式和已知條件，即可計算除電路中各個元器件的值。當然這只是一種環(huán)路濾波器的計算方法，也可以使用AD公司提供的ADIsimPLL軟件進行計算，各有優(yōu)缺點。

一般環(huán)路濾波器首選無源濾波器，因為無源濾波器相對于有源濾波器來說，引入的相位噪聲更小一點。除非壓控電壓超出了無源濾波器的輸出電壓范圍，我們才選擇有源濾波器。

3.軟件部分

表2是ADF4001內(nèi)部寄存器設置圖表。

根據(jù)寄存器配置表所寫的程序如下

表1 高穩(wěn)晶振指標

表2 測試結(jié)果

圖1 PLL電路/頻率合成器構(gòu)成

圖2 高穩(wěn)定度鎖相環(huán)框圖電路

圖3 高精度鎖相環(huán)電路框圖

圖4 三階無源濾波器電路

圖5 vco輸出功率分配電路

表2 ADF4001內(nèi)部寄存器設置圖表

4.注意問題

（1）電源

因為我們使用的是高靈敏度的壓控晶振，對電壓特別敏感，所以在處理電源濾波上要非常到位，特別是ADF4001的供電電壓必須適用穩(wěn)定度高的穩(wěn)壓器，因為供電電壓直接影響器件內(nèi)部電荷泵的電流，從而影響環(huán)路輸出電壓，導致晶振輸出穩(wěn)定度變差。我們在鑒相器電源引腳一次放置0.1uF、0.01uF、100pF的電容，最大限度濾除電源線上的干擾。還在電源線上串一個小電阻，進一步對噪聲進行隔離。

（2）VCO的輸出功率分配

VCO的輸出通過一個簡單的電阻網(wǎng)絡，將各個端口匹配到50歐姆，如圖所示，利用三個18歐姆的電阻組成的T型網(wǎng)絡完成。這樣做會使B點和C點的功率比A點的功率低6dB，設計中應該注意。圖5是輸出功率的電阻分配圖。

總之，要取得良好的相位噪聲和短穩(wěn)，要在各個方面進行改進，還應該注意以下的問題：

1）PLL芯片工作的電源紋波足夠低——不會惡化噪聲基底

2）PLL芯片的RF反饋輸入（VCO的輸出）具有合適的驅(qū)動能力——不容許計數(shù)器錯誤計數(shù)

3）PLL芯片的REF參考輸入具有合適的驅(qū)動能力——不容許計數(shù)器錯誤。

4）PLL環(huán)路濾波器的電阻不會增加任何額外噪聲——不高于熱噪聲

5）VCO的工作電壓紋波足夠小——不會惡化由于頻率牽引引起的相位噪聲。

6）環(huán)路濾波器屏蔽足夠好——VCO控制線上不會串入其他干擾信號，防止來源于數(shù)字電路的窄脈沖信號出現(xiàn)在濾波器的輸入端并直接耦合到輸出端。

三、測試結(jié)果

經(jīng)過不斷的調(diào)試，測試結(jié)果如表2

由測試結(jié)果科研看出，經(jīng)過鎖相環(huán)之后，穩(wěn)定度和相位噪聲的指標跟晶振的指標基本一致，改善了時鐘源的指標。

四、結(jié)束語

本文所設計的高穩(wěn)定度和相位噪聲的鎖相環(huán)設計，適用于對頻率源指標要求較高，鎖定時間要求較低的場合，而且相對于單個高穩(wěn)定度和相位噪聲的頻率源來說成本較低。由于本人水平有限以及研究場合等因素制約，難免會存在一些瑕疵，仍需近深入研究，來實現(xiàn)進一步的完善和提高。

[1]姜艷波,等編著.穩(wěn)態(tài)電路與鎖相環(huán)電路實例——CMOS數(shù)字集成電路應用百例[M].化學工業(yè)出版社,2009-05.

[2]黃智偉.鎖相環(huán)與頻率合成器電路設計[M].西安電子科技大學出版社,2008-10.

[3]F.M.Gardner,Phaselock Techniques,2nd ed.,Wiley,New York,1979.