摘要：介紹以EDA技術(shù)平臺(tái)為基礎(chǔ)，數(shù)字邏輯課程的教改方案和精品課程建設(shè)的探索與實(shí)踐，探討以培養(yǎng)能力為主導(dǎo)的教學(xué)改革思路。
　　關(guān)鍵詞：EDA技術(shù)；數(shù)字邏輯；能力培養(yǎng)
　　
　　隨著高科技的不斷發(fā)展，電子自動(dòng)化設(shè)計(jì)平臺(tái)的功能也越來越強(qiáng)大，以前傳統(tǒng)的設(shè)計(jì)理念也需要跟隨時(shí)代的發(fā)展而進(jìn)行相應(yīng)轉(zhuǎn)換。
　　計(jì)算機(jī)硬件系列專業(yè)核心課程包括數(shù)字邏輯、計(jì)算機(jī)組成原理與匯編語言程序設(shè)計(jì)、微型計(jì)算機(jī)原理與接口技術(shù)、計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、數(shù)字系統(tǒng)設(shè)計(jì)、嵌入式體系結(jié)構(gòu)等課程。而數(shù)字邏輯又是這些課程的基礎(chǔ)和先導(dǎo)課程。在電子自動(dòng)化迅速發(fā)展和成熟的今天，大規(guī)模數(shù)字系統(tǒng)設(shè)計(jì)中采用“軟件編程”方法來設(shè)計(jì)硬件電路的思想已深入人心，因此作為基礎(chǔ)核心課程，數(shù)字邏輯課程的改革勢(shì)必影響并帶動(dòng)后續(xù)課程的更新和改革。
　　目前，在數(shù)字系統(tǒng)的工程設(shè)計(jì)中，已廣泛采用硬件描述語言(HDL)、電子設(shè)計(jì)自動(dòng)化平臺(tái)(EDA)和可編程邏輯器件(PLD)等現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)，而基于特定功能集成電路器件的傳統(tǒng)設(shè)計(jì)技術(shù)正在成為歷史。因此，以數(shù)字電路分析、設(shè)計(jì)和應(yīng)用為主要教學(xué)內(nèi)容的數(shù)字邏輯課程，必須改革陳舊的以中、小規(guī)模集成電路為核心的教學(xué)內(nèi)容、教學(xué)方法和實(shí)驗(yàn)手段，引入基于硬件描述語言的自主芯片設(shè)計(jì)方法和以自主芯片為核心的數(shù)字電路設(shè)計(jì)技術(shù)，強(qiáng)化基于EDA平臺(tái)的實(shí)驗(yàn)環(huán)節(jié)，才能適應(yīng)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)發(fā)展的要求，并為后續(xù)課程的學(xué)習(xí)打下堅(jiān)實(shí)的基礎(chǔ)[1]。
　　1課程改革
　　傳統(tǒng)的數(shù)字邏輯課程是以中、小規(guī)模集成電路為主導(dǎo)來設(shè)計(jì)各種邏輯電路，由于硬件條件限制以及電路設(shè)計(jì)的繁瑣，很多學(xué)生沒有感知認(rèn)識(shí)，學(xué)習(xí)沒有興趣，上課聽講也只是似懂非懂，并沒有真正掌握。
　　針對(duì)這一現(xiàn)狀，我們?cè)诮虒W(xué)內(nèi)容上“以舊換新”，去除傳統(tǒng)的門電路設(shè)計(jì)方法，引進(jìn)以電子自動(dòng)化設(shè)計(jì)EDA為理念的現(xiàn)代設(shè)計(jì)方法，簡(jiǎn)化比較繁瑣的邏輯代數(shù)化簡(jiǎn)、公示證明、多輸出函數(shù)的化簡(jiǎn)等，將基于門級(jí)、芯片級(jí)的邏輯電路設(shè)計(jì)轉(zhuǎn)換為基于硬件描述語言的邏輯設(shè)計(jì)方法。原先需要許多課時(shí)講述和推導(dǎo)邏輯電路的分析與設(shè)計(jì)過程，學(xué)生感覺很枯燥，不容易懂，現(xiàn)在采用Verilog HDL硬件描述語言，因?yàn)閷W(xué)生對(duì)C語言很熟悉，只需花很少的時(shí)間就能掌握。教師可以把大量的時(shí)間放在設(shè)計(jì)思想上，引導(dǎo)學(xué)生掌握設(shè)計(jì)方法和技巧，如此改革不但使學(xué)生的考試成績(jī)大幅提高，也使學(xué)生對(duì)數(shù)字邏輯這門課程有了很大興趣。
　　有了EDA平臺(tái)的支持，我們將硬件描述語言貫穿于整個(gè)數(shù)字邏輯的教學(xué)內(nèi)容里，為了讓學(xué)生能夠很快掌握，在講解的過程中引導(dǎo)學(xué)生體會(huì)Verilog HDL硬件描述語言的精妙之處。例如，在講解Verilog HDL三種建模方式時(shí)，為了便于理解，以圖1為例從同一個(gè)邏輯電路引出不同的建模方法以及各自的特點(diǎn)和應(yīng)用。
　　圖1電路實(shí)現(xiàn)的功能是，當(dāng)sel=0時(shí)，out=a；當(dāng)sel=1時(shí)，out=b；
　　通過對(duì)這個(gè)電路的分析，依次引入Verilog HDL三種建模方式：
　　1) 根據(jù)電路結(jié)構(gòu)建模。
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