潘學(xué)文

（湖南科技學(xué)院 計(jì)算機(jī)與通信工程系，湖南 永州 425100）

一種高性能低電壓全擺幅CMOS運(yùn)放設(shè)計(jì)

潘學(xué)文

（湖南科技學(xué)院 計(jì)算機(jī)與通信工程系，湖南 永州 425100）

采用CMOS 0.5μm 工藝設(shè)計(jì)了一種低電壓全擺幅CMOS運(yùn)算放大器，提出了一種新穎簡(jiǎn)單的電平偏移電路，為運(yùn)放的輸入級(jí)提供了良好的電平位移，當(dāng)電源電壓降至或者小于N 型與P 型管閾值電壓之和時(shí)，也能使的運(yùn)放在任何共模輸入電壓下可以正常工作，實(shí)現(xiàn)了輸入級(jí)的Rail-to-Rail特性和恒跨導(dǎo)。采用Hspice軟件仿真,在1.3v單電源供電下，直流開(kāi)環(huán)增益達(dá)106.5dB，相位裕度為72°，功耗178.8μW。整個(gè)電路結(jié)構(gòu)簡(jiǎn)單緊湊．適合于低電壓應(yīng)用。

CMOS；Rail-to-Rail；運(yùn)放；電平偏移

0 引言

近年來(lái)，隨著CMOS工藝的發(fā)展，器件的特征尺寸的減小，集成電路的集成度提高, 使得集成電路向著低壓低功耗的方向發(fā)展[1]。為了適應(yīng)低壓低功耗的發(fā)展趨勢(shì)，低電壓、高功效、高性能的模擬電路單元的設(shè)計(jì)成為人們關(guān)注的焦點(diǎn)。而運(yùn)算放大器作為模擬電路的最主要的組成單元，也受到越來(lái)越多的重視。電源電壓的降低對(duì)運(yùn)算放大器的最大影響就是輸入和輸出信號(hào)的動(dòng)態(tài)幅度大大減小[2,3]。為了增加其輸入、輸出電壓范圍和信噪比，迫切需要設(shè)計(jì)具有rail-to-rail輸入、輸出能力的運(yùn)算放大器。

對(duì)于運(yùn)算放大器的設(shè)計(jì)而言, 傳統(tǒng)的rail-to-rail 運(yùn)放的實(shí)現(xiàn)主要是依靠互補(bǔ)的PMO S 和NMO S 的差分對(duì)來(lái)實(shí)現(xiàn)共模電壓從0V 到電源電壓的工作范圍, 滿足其工作條件的電源電壓最小為(即N 型與P 型管的閾值電壓和與負(fù)載進(jìn)入飽和區(qū)電壓之和). 當(dāng)電源電壓進(jìn)一步降低時(shí), 由于閾值電壓和進(jìn)入飽和區(qū)的電壓都不會(huì)隨著電源電壓等比例降低, 這樣P 型差分輸入對(duì)和N型差分輸入對(duì)的工作范圍將無(wú)法重合, 從而導(dǎo)致在從的范圍內(nèi)運(yùn)放不能正常工作[4-6]。此時(shí)，如果不提高工藝成本采用低閾值電壓的輸入差分對(duì)就必須對(duì)現(xiàn)有的電路形式進(jìn)行改進(jìn)。本文針對(duì)低電源電壓運(yùn)算放大器設(shè)計(jì)問(wèn)題,，提出了一種新穎簡(jiǎn)單的電平偏移電路[7][8]，當(dāng)電源電壓降至或者小于 Vsump,in時(shí)，也能使的運(yùn)放在任何共模輸入電壓下可以正常工作，實(shí)現(xiàn)良好的性能。

1 電平偏移電路原理分析

運(yùn)算放大器的輸入級(jí)是運(yùn)放的重要組成部分，其主要作用是放大輸入的差分信號(hào)，同時(shí)有效抑制共模信號(hào)。共模輸入范圍是運(yùn)放輸入級(jí)的一個(gè)重要參數(shù)。當(dāng)在輸入共模電壓范圍內(nèi)時(shí)，即使輸入很小的差分信號(hào)，輸入級(jí)都能正常工作。因此，在設(shè)計(jì)運(yùn)放輸入級(jí)時(shí)應(yīng)使共模輸入電壓保持在共模輸入范圍內(nèi)。此外，運(yùn)放的其它重要性能參數(shù)如輸入相關(guān)噪聲、失調(diào)和共模抑制比等也都是由輸入級(jí)決定的。

本文設(shè)計(jì)的電平偏移電路有電流偏移產(chǎn)生器

（Level-shift current Generator）和適配器（Adaptor）組成，其原理圖如圖一所示。在適配器中，P 型差分輸入對(duì)和N 型差分輸入對(duì)的輸入端（和） 通過(guò)電阻連接到運(yùn)放的輸入端（iV+和iV?），N 型差分輸入對(duì)的輸入端在上端，P 型差分輸入對(duì)的輸入端在下端。電流偏移電路產(chǎn)生非線性電流（圖1右側(cè)），并通過(guò)電流鏡電路復(fù)制到適配器，其在中間電壓區(qū)域達(dá)到最大，而在接近0V 和電源電壓時(shí)很小。因此，在電阻上的壓降，即產(chǎn)生的電平偏移電平，在中間電壓區(qū)域達(dá)到最大，而在接近0V 和電源電壓時(shí)很小。對(duì)于運(yùn)放的輸入共模電壓而言，電平偏移降低了N 型差分輸入對(duì)的開(kāi)啟電壓和提高了P 型差分輸入對(duì)的截止電壓。因此，當(dāng)電源電壓降低至甚至小于 Vsump,in時(shí)，合理的設(shè)置電流I和電阻R的大小，就能使得運(yùn)放在任何共模輸入電壓能正常工作。

式中 Vi|cm為運(yùn)放輸入共模電壓，Vi,n|cm和 Vi,p|cm分別為P 型差分輸入對(duì)和N 型差分輸入對(duì)的共模電壓。

2 電路結(jié)構(gòu)分析

本文所設(shè)計(jì)的總體電路如圖2 所示，由電平偏移電路，輸入級(jí)，中間放大級(jí)和輸出級(jí)組成。 MS1-MS12、M7-M12和四個(gè)電阻R構(gòu)成了電平偏移電路，其中MS1，MS2，MS3，MS4組成互補(bǔ)的PMO S 和NMO S 的差分對(duì)，其輸入端接至運(yùn)放的輸入端，MS6作為P型差分對(duì)的電流源，其產(chǎn)生的電流為bpI ，通過(guò)MS5鏡射至MS6，MS5作為為N型差分對(duì)的電流源，其產(chǎn)生的電流bnI ，通過(guò)MS7，MS8，MS9鏡射至MS10，IB為一恒電流源。BI與6MSI 、10MSI 相加減得到非線性電流I。其中

圖1 電平偏移電路原理圖

圖2 運(yùn)放總體電路圖

電流I經(jīng)M7-M12組成的電流鏡電路復(fù)制到輸入級(jí)差分對(duì)輸入端，流經(jīng)電阻R產(chǎn)生壓減，得到電平偏移。本文中IB=10μA，R=40K，采用CMOS 0.5μm 的工藝，其 Vthp為-0.95V， Vthn為0.73V，電源電壓為1.3V。由公式（1）、（2）可知，對(duì)于運(yùn)放的輸入共模電壓而言，N 型差分輸入對(duì)的開(kāi)啟電壓降至0.33V，P 型差分輸入對(duì)的截止電壓提高至0.55V，由此可知，運(yùn)放可在任何共模輸入電壓下正常工作。

輸人級(jí)由M1-M6管組成，工作在三個(gè)區(qū)域：當(dāng)共模輸人電壓向0V方向變化時(shí)，PMOS差分對(duì)工作，輸人跨導(dǎo)為當(dāng)共模輸人電壓為電源中間值時(shí)，兩對(duì)差分對(duì)都工作，輸人跨導(dǎo)為當(dāng)共模輸人電壓向電源電壓方向變化時(shí)，NMOS差分對(duì)工作，輸入跨導(dǎo)為，其中，分別是空穴和電了在溝道表面的遷移率， Cox是MOS管柵氧化層單位面積電容。設(shè)置合理的參數(shù)，使得 βn=βp且之和為常數(shù)，就能保證輸入級(jí)的跨導(dǎo)基本保持恒定。

中間級(jí)采用適合低電壓工作的低壓寬擺幅共源共柵結(jié)構(gòu)。折疊式共源共柵中間放大級(jí)構(gòu)成加法電路，從差分對(duì)輸出的電流進(jìn)入此加法電路后，通過(guò)由M19、M20組成的電流鏡實(shí)現(xiàn)雙端到單端的轉(zhuǎn)換，輸出給下一級(jí)電路，輸出級(jí)則采用較為傳統(tǒng)的Class A類來(lái)得到軌至軌的輸出，C1和C2為補(bǔ)充電容。

2 運(yùn)放的仿真結(jié)果

運(yùn)用Hspice 仿真工具，采用CMOS 0. 5μm工藝以及Level49 的參數(shù)模型，對(duì)運(yùn)算放大器進(jìn)行了模擬仿真，得出了各種性能結(jié)果。將放大器接成開(kāi)環(huán)結(jié)構(gòu)，測(cè)量其頻率響應(yīng)，結(jié)果如圖3所示。從圖3中可以看出，其低頻增益達(dá)到了

106.5 dB，相位裕度為72°，單位增益帶寬為2.3MHz。將放大器接成電壓跟隨器的形式，測(cè)量其單位增益響應(yīng)，結(jié)果如圖4所示。從圖4中可以看出，放大器的輸入輸出達(dá)到了整個(gè)工作電壓范圍。

表1列出了具體性能參數(shù)。采用1．3V單電源供電，其功耗僅為178.8μw。

圖3 運(yùn)放的頻率響應(yīng)

圖 4 運(yùn)放單位增益響應(yīng)

表1 性能參數(shù)

相位裕度 72°單位增益帶寬 2.3MHz正轉(zhuǎn)換速度 4.68V∕μs負(fù)轉(zhuǎn)換速度 3.29V∕μs共模抑制比 75.45dB電源抑制比 68．43dB輸出電壓擺幅 0-1.3V共模電壓范圍 0-1.3V

3 結(jié)論

本文設(shè)計(jì)了一種新穎簡(jiǎn)單的電平位移電路，結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，解決了閾值電壓對(duì)電源電壓和輸入信號(hào)的受限問(wèn)題，使得運(yùn)放在任何共模輸入電壓能正常工作，并能保持輸入級(jí)的跨導(dǎo)為常數(shù)，從而運(yùn)算放大器電路的電路特性不隨共模輸入電壓的變化而發(fā)生改變；中間級(jí)采用適合低電壓工作的低壓寬擺幅共源共柵結(jié)構(gòu)；輸出級(jí)采用傳統(tǒng)的Class A類來(lái)得到軌至軌的輸出。從仿真結(jié)果來(lái)看，運(yùn)放具有很好的性能指標(biāo)，可以適應(yīng)低電壓低場(chǎng)合的需要。

[1]畢查德·拉扎維著.模擬CMOS集成電路設(shè)計(jì)（陳貴燦等譯）[M].西安:西安交通大學(xué)出版社,2003.

[2Huijsing J H,Member S,Langer K J.Low-Power Low-Voltage VLSI Operational Amplifier Cells[J].IEEE Transactions on Circuits and Systems,1995,42(11):841-850.

[3Langer K J,Huijsing J H.Low-voltage power-efficient operational amplifier design techniques-an overview[J].CICC Custom Integrated Circuits Conference[C].San Jose：IEEE,2003,677-684.

[4]林越,徐棟麟,任俊彥等.基于共模電平偏移電路新型CMOS低電壓滿幅度運(yùn)放設(shè)計(jì)[J].半導(dǎo)體學(xué)報(bào),2002,23(5):529-535.

[5]何紅松.CMOS兩級(jí)運(yùn)算放大器設(shè)計(jì)與 HSPICE仿真[J].湖南科技學(xué)院學(xué)報(bào),2007,28(12):28-30.

[6]Yukizaki Y,Kobayashi H,Myono T. Low-voltage rail-to-rail CMOS operational amplifier design[J].Trans. Inst. Electron.Inf. Commun. Eng[C].2006,89(6):402-408.

[7]Hwang C,Motamed A,Ismail M. Universal constant-gm input-satge architectures for low-voltage op amps[J].Circuits and Systems I:Fundamental Theory and Applicatios,IEEE Transactions on,1995,42(11):886-895.

[8]Duque-Carrillo J F,Ausin J L,Torelli G,et al. 1-V rail-to-rail operational amplifiers in standard CMOS technology[J].IEEE journal of Solid-State Circuits,2000,35(1):33-44.

TN402

A

1673-2219（2011）08-0029-03

2011－04－10

湖南科技學(xué)院校級(jí)課題研究項(xiàng)目(項(xiàng)目編號(hào)：09XKYTC014)。

潘學(xué)文（1983－），男，碩士，助教，研究方向：集成電路設(shè)計(jì)與仿真。

（責(zé)任編校：劉志壯）