張志文， 郭 斌， 羅隆福， 曾志兵， 王 偉

(湖南大學(xué)電氣與信息工程學(xué)院， 長(zhǎng)沙 410082)

用于SVC數(shù)控系統(tǒng)的數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)①

張志文， 郭 斌， 羅隆福， 曾志兵， 王 偉

(湖南大學(xué)電氣與信息工程學(xué)院， 長(zhǎng)沙 410082)

為減少在靜止無(wú)功補(bǔ)償(SVC)裝置中晶閘管的觸發(fā)誤差，設(shè)計(jì)了一種基于FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)的全數(shù)字鎖相環(huán)(ADPLL)，并進(jìn)行硬件電路測(cè)試。同時(shí)分析了全數(shù)字鎖相環(huán)的各模塊工作原理并進(jìn)行了參數(shù)設(shè)計(jì)和電路仿真。最后在實(shí)驗(yàn)平臺(tái)上進(jìn)行了測(cè)試。結(jié)果顯示，該環(huán)路可穩(wěn)定跟蹤電網(wǎng)信號(hào)，可為SVC數(shù)字控制系統(tǒng)提供快速、穩(wěn)定、高精度的同步信號(hào)。

全數(shù)字鎖相環(huán)； 靜止無(wú)功補(bǔ)償裝置； 觸發(fā)誤差； 現(xiàn)場(chǎng)可編程門(mén)陣列； 同步信號(hào)

靜止型無(wú)功功率補(bǔ)償SVC(static var compensation)從20世紀(jì)70年代初開(kāi)始發(fā)展起來(lái)，是一種提高系統(tǒng)電壓穩(wěn)定性，抑制沖擊負(fù)荷所造成的電壓波動(dòng)的先進(jìn)技術(shù)，在全世界輸配電系統(tǒng)得到了廣泛的應(yīng)用[1]。一般由晶閘管控制電抗器TCR(thyristor control reactor)和晶閘管投切電容器TSC(thyristor switch capacitor)組成。其動(dòng)態(tài)補(bǔ)償容量由晶閘管的觸發(fā)角α決定，而觸發(fā)角α又是從晶閘管開(kāi)始承受陽(yáng)極電壓起到施加觸發(fā)脈沖止的電角度[2]，要減小晶閘管的觸發(fā)誤差，就必須有晶閘管開(kāi)始承受陽(yáng)極電壓時(shí)的準(zhǔn)確時(shí)刻,即電壓信號(hào)的過(guò)零時(shí)刻，如何為SVC裝置中晶閘管的觸發(fā)角α提供精確的過(guò)零時(shí)刻信號(hào)——同步信號(hào)成為本文研究的出發(fā)點(diǎn)。

傳統(tǒng)的SVC控制系統(tǒng)一般都不考慮跟蹤電網(wǎng)信號(hào)頻率波動(dòng)來(lái)調(diào)整發(fā)出的同步信號(hào)，即使考慮也大多數(shù)用精度低的模擬鎖相環(huán)實(shí)現(xiàn)。由于模擬鎖相環(huán)具有直流零點(diǎn)漂移、器件飽和及易受電源和環(huán)境溫度變化等缺點(diǎn)[3]，限制了其發(fā)展的前景。

因此，本文將采用數(shù)字鎖相環(huán)來(lái)提供同步信號(hào)。相對(duì)于模擬鎖相環(huán)，數(shù)字鎖相環(huán)不僅克服了模擬鎖相環(huán)的缺點(diǎn)而且還有可靠性高、精度高、體積小、價(jià)格低等優(yōu)點(diǎn)，使得其在電力系統(tǒng)自動(dòng)化、數(shù)字通訊及無(wú)線電電子學(xué)等領(lǐng)域得到了廣泛應(yīng)用。其主要功能有時(shí)鐘倍頻和分頻、頻率跟蹤合成、調(diào)制解調(diào)等。

由于FPGA與硬件描述語(yǔ)言HDL(hardware description language)的簡(jiǎn)潔、可靠和可實(shí)現(xiàn)性等特點(diǎn)，全數(shù)字鎖相環(huán)電路采用模塊化設(shè)計(jì)，因此本文基于FPGA及其開(kāi)發(fā)軟件QUARTUSⅡ，并用高速集成電路硬件描述語(yǔ)言VHDL(very-high-speed integrated circuit hardware description language)設(shè)計(jì)了一種用于SVC的數(shù)字控制系統(tǒng)中的全數(shù)字鎖相環(huán)，作為同步脈沖發(fā)生模塊。

1 全數(shù)字鎖相環(huán)路原理構(gòu)成

全數(shù)字鎖相環(huán)路指所有部件全數(shù)字化實(shí)現(xiàn)，一般包括數(shù)字鑒相器DPD(digital phase detector)、數(shù)字環(huán)路濾波器DLF(digital loop filter)、數(shù)字壓控振蕩器DCO(digital voltage controlled oscillator)和除N計(jì)數(shù)器。而實(shí)驗(yàn)輸入信號(hào)為電網(wǎng)信號(hào)，在接入FPGA前要對(duì)其進(jìn)行整形，故加入過(guò)零檢測(cè)電路。因此，整個(gè)設(shè)計(jì)由5部分組成。

如圖1所示，輸入的電網(wǎng)信號(hào)fs信號(hào)經(jīng)過(guò)過(guò)零檢測(cè)電路變成方波信號(hào)fin，再與同步倍頻信號(hào)經(jīng)過(guò)分頻器N倍分頻后產(chǎn)生的鎖相信號(hào)fout進(jìn)行鑒相處理，輸出相位誤差信號(hào)。數(shù)字環(huán)路濾波模塊(DLF)具有低通特性，它將相位誤差信號(hào)轉(zhuǎn)化為穩(wěn)定的控制信號(hào)，從而控制數(shù)字可控振蕩器模塊(DCO)，產(chǎn)生穩(wěn)定的頻率信號(hào)輸出，這個(gè)頻率信號(hào)就是所需的同步倍頻信號(hào)。如果整個(gè)反饋環(huán)路鎖相穩(wěn)定，鎖相環(huán)輸出的同步倍頻信號(hào)的頻率就是其輸入信號(hào)fin頻率的N倍。假如fin在輸入鑒相模塊之前又先被分頻了L倍，則鎖相獲得的同步倍頻信號(hào)的頻率就是fin頻率的N/L倍[4]。

圖1 數(shù)字鎖相環(huán)原理

2 數(shù)字鎖相環(huán)的設(shè)計(jì)

由上述原理出發(fā)，對(duì)數(shù)字鑒相器、數(shù)字環(huán)路濾波器、數(shù)字壓控振蕩器和N分頻器進(jìn)行模塊化設(shè)計(jì)，運(yùn)用VHDL語(yǔ)言描述各模塊硬件功能,再把各個(gè)模塊鏈接構(gòu)成鎖相環(huán)系統(tǒng)。該全數(shù)字鎖相環(huán)應(yīng)用于低頻信號(hào)中，追蹤速度比較慢，時(shí)鐘抖動(dòng)比較明顯，因此在設(shè)計(jì)的時(shí)候要充分考慮這些問(wèn)題[5]。

2.1 過(guò)零檢測(cè)電路

過(guò)零檢測(cè)電路主要作用是把從電網(wǎng)接入的f=50 Hz，U=220 V正弦信號(hào)經(jīng)過(guò)過(guò)零檢測(cè)電路變成FPGA引腳可接受的方波信號(hào)。

圖2中，電阻R1、R2用于分壓；功放J1用于過(guò)零比較；光耦TLP521-1模塊用于隔離；74HC14P模塊用于信號(hào)邊沿整形，使輸出接近理想方波。工作原理是在輸入信號(hào)的正半周波時(shí)，功放模塊進(jìn)行比較，輸出為高，光耦發(fā)亮產(chǎn)生有效信號(hào)，fin輸出為高；在負(fù)半周波時(shí)，功放輸出為低，光耦不發(fā)光，fin輸出為低，最終形成幅值是3.3 V的fin方波。

圖2 過(guò)零檢測(cè)電路

2.2 數(shù)字鑒相器

數(shù)字鑒相器一般有異或門(mén)鑒相器和邊沿觸發(fā)型鑒相器，本文采用雙D型邊沿鑒相器[6]。圖3中，fin是輸入信號(hào)，fout是鎖相信號(hào)，qian和hou分別是超前和滯后信號(hào)，updn是相位誤差信號(hào)，其高電平寬度反映相位誤差大小。其工作原理：當(dāng)鎖相信號(hào)fout超前于輸入信號(hào)fin時(shí)，qian信號(hào)(高電平)有效，同時(shí)相位誤差信號(hào)updn輸出；反之如果鎖相信號(hào)fout滯后于輸入信號(hào)fin時(shí)，hou信號(hào)(高電平)有效，同時(shí)相位誤差信號(hào)updn輸出。

圖3 雙D數(shù)字鑒相器

2.3 數(shù)字環(huán)路濾波器

數(shù)字環(huán)路濾波器是數(shù)字鎖相環(huán)的重要組成部分，它直接影響數(shù)字鎖相環(huán)路的跟蹤捕獲速度與跟蹤的穩(wěn)定性[7]。對(duì)于其模值選擇要適當(dāng)，模值太大延長(zhǎng)鎖相時(shí)間，模值太小濾波效果不好。

本模塊采用隨機(jī)徘徊濾波器實(shí)現(xiàn)，實(shí)質(zhì)相當(dāng)于一個(gè)K變模可逆計(jì)數(shù)器，模值K由a、b、c、d四個(gè)置數(shù)端定。該模塊具體工作原理：當(dāng)鎖相信號(hào)fout超前于輸入信號(hào)fin時(shí)，來(lái)自于DPD的qian和updn有效信號(hào)，使DLF由預(yù)設(shè)模值K開(kāi)始減計(jì)數(shù)，當(dāng)計(jì)數(shù)值達(dá)到0時(shí)，計(jì)數(shù)溢出，減脈沖控制信號(hào)dn輸出；反之當(dāng)鎖相信號(hào)fout滯后于輸入信號(hào)fin時(shí)，來(lái)自于DPD的hou和updn有效信號(hào)，使DLF由0開(kāi)始加計(jì)數(shù)，當(dāng)計(jì)數(shù)值達(dá)到預(yù)設(shè)模值K時(shí)，計(jì)數(shù)溢出，加脈沖控制信號(hào)up輸出。部分源代碼如下，實(shí)現(xiàn)可逆計(jì)數(shù)器功能。

process(clk,updn,cq,w,qian,hou)

begin

if(clk'event and clk='1') then

w<=m;

if(updn='1') then

if(hou='1' and qian='0') then

if(cq

cq<=cq+1;

else

cq<=(others=>'0');

end if;

elsif(hou='0' and qian='1')then

if(cq>0) then

cq<=cq-1;

else

cq<=w;

end if;

else cq<=cq;

end if;

else

cq<=cq;

end if;

end if;

end process

2.4 數(shù)控振蕩器

數(shù)控振蕩器的設(shè)計(jì)采用脈沖加減式，利用QUARTUS Ⅱ中宏功能模塊74297構(gòu)造。其主要負(fù)責(zé)相位調(diào)整，具體工作原理是在鎖相信號(hào)fout超前于輸入信號(hào)fin時(shí)，dn脈沖控制的結(jié)果，使本地高速時(shí)鐘序列中的某一個(gè)(或幾個(gè))脈沖被扣除，被扣除一個(gè)(或幾個(gè))脈沖的受控本地高速時(shí)鐘序列經(jīng)除N分頻后，得到相位推后了的鎖相信號(hào)fout；在鎖相信號(hào)fout滯后于輸入信號(hào)fin時(shí)，up脈沖控制的結(jié)果是在本地高速時(shí)鐘序列中的塞入一個(gè)(或幾個(gè))脈沖，經(jīng)除N分頻后，得到相位提前了的鎖相信號(hào)fout；如果DLF既沒(méi)有up脈沖又沒(méi)有dn脈沖控制信號(hào)輸出，則，DCO輸出對(duì)本地高速時(shí)鐘2分頻的信號(hào)。

2.5 除N計(jì)數(shù)器

除N計(jì)數(shù)器是一個(gè)簡(jiǎn)單的分頻器，用VHDL語(yǔ)言可方便描述。除N計(jì)數(shù)器對(duì)DCO的輸出信號(hào)進(jìn)行N分頻，得到整個(gè)環(huán)路的鎖相信號(hào)fout。因?yàn)閒out=clk/2N=fc，所以通過(guò)改變分頻值N可以得到不同的環(huán)路中心頻率fc。此外，模值N必須取2的整數(shù)次冪。

2.6 數(shù)字鎖相環(huán)各模塊鏈接圖

圖4中，鑒相器、環(huán)路濾波器、壓控振蕩器及N分頻器四個(gè)模塊構(gòu)成了全數(shù)字鎖相環(huán)路的總體框架。此外附加模塊有系統(tǒng)時(shí)鐘分頻模塊、兩個(gè)D觸發(fā)器和6倍頻模塊。其中系統(tǒng)時(shí)鐘分頻模塊由FPGA內(nèi)部鎖相環(huán)PLL(phase locked loop)和H分頻器組成，F(xiàn)PGA內(nèi)部PLL的作用是對(duì)固定頻率進(jìn)行分頻，倍頻，這里主要是對(duì)50 MHz的系統(tǒng)時(shí)鐘進(jìn)行分頻；另一塊H分頻器也起分頻作用，由于內(nèi)部PLL的分頻系數(shù)有一定范圍，不足以滿(mǎn)足分頻要求，故由這兩部分完成；兩個(gè)D觸發(fā)器的作用是濾除來(lái)自于DLF輸出的毛刺信號(hào)，利用了D觸發(fā)器對(duì)毛刺信號(hào)不敏感的特性；6倍頻模塊的的作用是對(duì)輸入的電網(wǎng)信號(hào)進(jìn)行6倍頻。

圖4 ADPLL各模塊鏈接關(guān)系

3 鎖相環(huán)路仿真

在QUARTUS Ⅱ軟件上進(jìn)行仿真：a、b、c、d是數(shù)字濾波器模值K置數(shù)端；clk是系統(tǒng)時(shí)鐘信號(hào)，fin是經(jīng)過(guò)零檢測(cè)電路進(jìn)來(lái)的輸入信號(hào)；fout是鎖相信號(hào)；fout6是對(duì)輸入信號(hào)進(jìn)行6倍頻的輸出信號(hào)；updn是鑒相器輸出的相位誤差信號(hào)；up、dn是送入DCO的控制信號(hào)，前者加脈沖信號(hào)，后者減脈沖信號(hào)；仿真時(shí)，H置高。整個(gè)仿真時(shí)間設(shè)置為1 s，為了加快仿真速度，除去圖4中系統(tǒng)時(shí)鐘分頻模塊，仿真時(shí)直接取系統(tǒng)時(shí)鐘clk=0.051 2 MHz，DLF的模值K取為2，N分頻器分頻系數(shù)N=512，因此可得中心頻率

如圖5所示，在動(dòng)態(tài)跟蹤區(qū)域由updn信號(hào)的寬度看出鎖相信號(hào)fout相位大大超前于輸入信號(hào)fin，此時(shí)系統(tǒng)不斷地發(fā)出減脈沖信號(hào)dn，進(jìn)行相位調(diào)整。幾個(gè)周期后，相位同步。

圖5 環(huán)路跟蹤鎖定仿真

在相位同步后，updn信號(hào)仍有相差輸出，但up和dn信號(hào)不在發(fā)出控制信號(hào)，這是由于此時(shí)的相位誤差不足以使DLF計(jì)數(shù)溢出，發(fā)出相位控制信號(hào)。其最小相位誤差由環(huán)路濾波器模值K及本地系統(tǒng)時(shí)鐘clk決定，相位誤差近似計(jì)算式

K×1/clk=2×1/0.0512=39.06μs

圖6是圖5相位同步后的局部放大圖。

圖6 6倍頻信號(hào)與輸入信號(hào)相位關(guān)系圖

4 實(shí)驗(yàn)波形

從軟件仿真上，可以看到所設(shè)計(jì)的的鎖相環(huán)路功能已經(jīng)實(shí)現(xiàn)，為了驗(yàn)證其在實(shí)際中是否可以正常工作，在實(shí)驗(yàn)平臺(tái)上進(jìn)行了測(cè)試，并在示波器上拍攝下實(shí)驗(yàn)波形。由于電網(wǎng)頻率比較穩(wěn)定，波動(dòng)較小，在截屏拍照時(shí)，顯示的電網(wǎng)頻率基本都是50 Hz，實(shí)際上電網(wǎng)頻率應(yīng)該有微小變化。

圖7中，頻率絕對(duì)誤差為

圖7 輸入信號(hào)與鎖相信號(hào)波形

圖8 輸入信號(hào)與6倍頻信號(hào)波形

50.03-50=0.03 Hz

相對(duì)誤差為

(50.03-50)/50=0.06%

圖8中，頻率絕對(duì)誤差為

302.5-300=2.5 Hz

相對(duì)誤差為

(302.5-300)/300=0.83%

由以上計(jì)算可看出該ADPLL誤差率較小。

5 結(jié)語(yǔ)

本文從靜止無(wú)功補(bǔ)償(SVC)裝置中晶閘管存在觸發(fā)誤差的問(wèn)題出發(fā)，提出了一種用全數(shù)字鎖相環(huán)設(shè)計(jì)的為觸發(fā)脈沖提供同步信號(hào)的模塊，能夠方便地與SVC控制系統(tǒng)中的其他模塊進(jìn)行連接。從電路仿真和在實(shí)驗(yàn)平臺(tái)的測(cè)試數(shù)據(jù)可以看到本設(shè)計(jì)基本實(shí)現(xiàn)功能要求，可為SVC數(shù)字控制系統(tǒng)提供快速、穩(wěn)定、高精度的同步信號(hào)。

[1] 王智(Wang Zhi).靜止無(wú)功補(bǔ)償裝置數(shù)字控制系統(tǒng)的研究(Research on Digital Control System for Static VAR Compensation)[D].武漢:武漢科技大學(xué)信息科學(xué)與工程學(xué)院(Wuhan: College of Information Science and Engineering, Wuhan University of Science and Technology),2005.

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DesignandRealizationofDigitalPhaseLockedLoopforControlSystemofSVC

ZHANG Zhi-wen， GUO Bin， LUO Long-fu， ZENG Zhi-bing， WANG Wei

(College of Electrical and Information Engineering， Hunan University， Changsha 410082, China)

In order to reduce the thyristor triggering error in the static var compensator (SVC),all digital phase-locked loop(ADPLL) is designed based on field programmable gate array(FPGA). Principle of each module is analyzed ,and the parameter design and the circuit simulation are completed.Finally, it is tested on experimental platform .The result shows that the ADPLL can stably track power network signal.It provides fast, stable and accurate synchronized signal for the SVC numerical control system.

all digital phase locked loop(ADPLL)； static var compensator (SVC)； triggering error； field programmable gate array (FPGA)； synchronized signal

2009-06-23

2009-09-11

TN742

A

1003-8930(2010)05-0103-05

張志文(1963-)，男，博士，教授，碩士生導(dǎo)師，研究方向?yàn)殡姎庋b備自動(dòng)化與新技術(shù)、電氣化鐵道諧波抑制等。Email:hdzzw@126.com 郭 斌(1984-)，男，碩士研究生，研究方向?yàn)榻恢绷麟娔茏儞Q技術(shù)與裝備、電力電子與電力傳動(dòng)等。Email:gaocaisheng2008@126.com 羅隆福(1962-)，男，教授，博士生導(dǎo)師，中國(guó)電機(jī)工程學(xué)會(huì)高級(jí)會(huì)員，研究方向?yàn)楝F(xiàn)代電器設(shè)備的設(shè)計(jì)和優(yōu)化等。Email:llf@hnu.cn