王啟寧，李永紅

（中北大學(xué) 信息與通信工程學(xué)院 , 山西 太原 030051）

0 引言

在現(xiàn)代雷達(dá)系統(tǒng)中，含DSP電路板應(yīng)用很廣，含DSP電路板通常是以某種DSP芯片為核心，外圍配以雙口RAM（DRAM）和閃存（Flash）等器件。DSP芯片大多支持IEEE1149.1標(biāo)準(zhǔn)，并且在電路板中形成了邊界掃描鏈，支持邊界掃描；電路板中的DRAM等非邊界掃描器件，位于電路板中各DSP芯片之間，測(cè)試與診斷較難進(jìn)行。本文采用邊界掃描技術(shù)與傳統(tǒng)的外部輸入矢量測(cè)試方法相結(jié)合，為含DSP電路板的測(cè)試與診斷提供了可以借鑒的方法。

1 電路原理簡(jiǎn)介及總體測(cè)試思想

1.1 電路原理介紹

本文以雷達(dá)系統(tǒng)中某含DSP電路板為例對(duì)測(cè)試方法進(jìn)行介紹，該電路以AD公司的ADSP-21160M為核心，外加DRAM、Flash、信號(hào)匹配轉(zhuǎn)換器組成，F(xiàn)lash為DSP工作提供配置程序，4個(gè)DSP之間通過(guò)Link口進(jìn)行數(shù)據(jù)交換，同時(shí)DSP的部分?jǐn)?shù)據(jù)線和地址線與DRAM的數(shù)據(jù)線和地址線相連， DSP的Link口通過(guò)信號(hào)匹配轉(zhuǎn)換器與外部連接器進(jìn)行數(shù)據(jù)交換。電路板原理框圖如圖1所示。

該電路板在電路器件構(gòu)成上使用了集成度較高的器件，芯片封裝采用了PQFP132、PLCC100等多種表貼器件，器件引腳間距極小，采用探筆測(cè)試可能破壞電路工藝；并且電路上的DSP芯片不能從電路板上取下，所以采用邊界掃描技術(shù)較為合理。

圖1 某含DSP電路板原理框圖

1.2 測(cè)試與診斷分析

對(duì)電路中核心器件DSP的資料分析，芯片具有JTAG測(cè)試接口，具備邊界掃描測(cè)試的條件。但邊界掃描測(cè)試不是基于IP內(nèi)核的測(cè)試，使用邊界掃描技術(shù)可以對(duì)電路測(cè)試但無(wú)法達(dá)到全面的測(cè)試與診斷，所以可以利用與傳統(tǒng)的外部輸入矢量測(cè)試方法相結(jié)合的方式實(shí)現(xiàn)電路的互連以及器件功能的測(cè)試，達(dá)到故障定位的目的。

2 測(cè)試系統(tǒng)組成

以北京航天測(cè)控公司的HTEDS8000系列電路板測(cè)試與診斷系統(tǒng)對(duì)電路進(jìn)行測(cè)試，其原理框圖如圖2所示。VXI系統(tǒng)采用VXI-1394外部控制方式；零槽模塊負(fù)責(zé)將IEEE1394協(xié)議轉(zhuǎn)換為VXI協(xié)議；數(shù)字IO模塊采用北京航天測(cè)控公司的AMC2508，采用兩個(gè)模塊共128路IO通道，主要用于提供激勵(lì)和采集被測(cè)板輸出信號(hào)；適配器用于測(cè)試設(shè)備和被測(cè)板之間的信號(hào)匹配；測(cè)試轉(zhuǎn)接板主要為被測(cè)板提供電源及邊掃測(cè)試輔助電路；JTAG控制器用于實(shí)現(xiàn)計(jì)算機(jī)算法產(chǎn)生的信號(hào)與標(biāo)準(zhǔn)JTAG信號(hào)之間的轉(zhuǎn)換與傳輸。

圖2 HTEDS8000系列電路板測(cè)試與診斷系統(tǒng)原理框圖

3 硬件設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)測(cè)試與診斷需求、測(cè)試工具以及電路本身的特點(diǎn)，對(duì)該板的測(cè)試設(shè)計(jì)了專(zhuān)用的測(cè)試轉(zhuǎn)接板，圖3是測(cè)試系統(tǒng)、測(cè)試轉(zhuǎn)接板與被測(cè)板連接框圖。

通過(guò)在測(cè)試轉(zhuǎn)接板上設(shè)計(jì)穩(wěn)壓電路、JTAG測(cè)試接口轉(zhuǎn)換電路以及加入一片具有邊界掃描功能的芯片（FPGA）構(gòu)成的電路實(shí)現(xiàn)了對(duì)電路測(cè)試所需的資源。

3.1 穩(wěn)壓電路

穩(wěn)壓電路對(duì)測(cè)試系統(tǒng)程控電源發(fā)送過(guò)來(lái)的電壓進(jìn)行濾波、穩(wěn)壓后提供被測(cè)板的工作電壓，保證被測(cè)板電源不會(huì)因?yàn)橐馔獾脑虍a(chǎn)生突變。

3.2 FPGA電路

該部分電路以ARLTRA公司的EPF10K50VRI240為核心進(jìn)行設(shè)計(jì)的，該部分電路為被測(cè)板提供測(cè)試的地址和數(shù)據(jù)信號(hào)，同時(shí)FPGA的部分IO引腳與DSP的link口通過(guò)信號(hào)匹配轉(zhuǎn)換器連接起來(lái)，測(cè)試時(shí)使用系統(tǒng)平臺(tái)上的邊掃控制器將被測(cè)電路板上DSP的測(cè)試鏈路的JTAG口與適配板上的FPGA的JTAG口構(gòu)成一個(gè)測(cè)試鏈路，實(shí)現(xiàn)4個(gè)DSP之間互連測(cè)試、DSP與連接器連線測(cè)試、通過(guò)對(duì)FPGA配置程序?qū)崿F(xiàn)FPGA與DSP間互連線測(cè)試。每片DSP外掛的Flash是安裝在插座上的，測(cè)試時(shí)可通過(guò)編程器進(jìn)行校驗(yàn)比對(duì)。

3.3 JTAG測(cè)試接口轉(zhuǎn)接電路

掃描鏈路的設(shè)計(jì)是邊界掃描技術(shù)應(yīng)用的關(guān)鍵,對(duì)于含有多個(gè)邊界掃描器件的電路鏈路的設(shè)計(jì)有兩種設(shè)計(jì)方法:單獨(dú)測(cè)試法和菊花鏈設(shè)計(jì)法。由于被測(cè)電路中與邊掃器件相連的存儲(chǔ)器的使能信號(hào)不是由同一個(gè)邊掃芯片進(jìn)行控制的，而是由多個(gè)邊掃器件共同控制，所以本電路的測(cè)試過(guò)程選用了菊花鏈設(shè)計(jì)法。

由于整個(gè)電路的測(cè)試過(guò)程中需要對(duì)整個(gè)開(kāi)發(fā)過(guò)程中涉及的JTAG接口進(jìn)行與邊界掃描控制器的JTAG測(cè)試口進(jìn)行通訊，所以設(shè)計(jì)了JTAG測(cè)試口轉(zhuǎn)接電路，將被測(cè)板上的DSP與測(cè)試轉(zhuǎn)接板上的FPGA的JTAG接口構(gòu)成一個(gè)測(cè)試通道，形成一個(gè)邊界掃描測(cè)試鏈路。JTAG接口測(cè)試鏈路見(jiàn)圖4。

4 測(cè)試與診斷流程開(kāi)發(fā)

基于邊界掃描技術(shù)的測(cè)試診斷流程開(kāi)發(fā)主要內(nèi)容包括對(duì)邊掃器件鏈路設(shè)計(jì)、引腳映射關(guān)系設(shè)置、邊界掃描控制器相關(guān)文檔設(shè)置，以及測(cè)試腳本語(yǔ)言的開(kāi)發(fā)。圖5是該電路板的測(cè)試診斷流程圖。

圖5 測(cè)試診斷流程圖

該電路的測(cè)試主要分為：電源測(cè)試、時(shí)鐘測(cè)試、測(cè)試鏈路功能測(cè)試、互連測(cè)試、Flash測(cè)試、DRAM測(cè)試，測(cè)試過(guò)程覆蓋了電路板上的所有器件。

使用邊界掃描技術(shù)測(cè)試完成的測(cè)試過(guò)程有測(cè)試鏈路功能測(cè)試、互連測(cè)試、Flash測(cè)試；使用傳統(tǒng)的外部輸入矢量對(duì)DRAM進(jìn)行測(cè)試。

4.1 測(cè)試鏈路功能測(cè)試

實(shí)現(xiàn)對(duì)邊掃器件構(gòu)成的測(cè)試鏈路的連接情況進(jìn)行測(cè)試，以及完成邊掃器件引腳輸入輸出功能是否正常測(cè)試，只有在測(cè)試鏈路測(cè)試通過(guò)后才能使用邊界掃描控制器進(jìn)行下面的測(cè)試。

4.2 互連測(cè)試

依據(jù)被測(cè)板電路原理圖和測(cè)試轉(zhuǎn)接板原理圖的網(wǎng)表文件，通過(guò)邊界掃描測(cè)試軟件實(shí)現(xiàn)對(duì)被測(cè)電路板上的邊掃器件（DSP）、測(cè)試轉(zhuǎn)接板上FPGA共五個(gè)器件間兩兩互連線的是否出現(xiàn)開(kāi)路、短路、虛焊等問(wèn)題的測(cè)試。

4.3 Flash測(cè)試

被測(cè)電路板上的各Flash的地址總線和數(shù)據(jù)總線是復(fù)用的，每個(gè)Flash的控制使能信號(hào)由不同的器件進(jìn)行控制。在對(duì)Flash的測(cè)試過(guò)程中需要開(kāi)發(fā)針對(duì)各Flash測(cè)試與診斷的測(cè)試腳本，通過(guò)測(cè)試腳本的開(kāi)發(fā)實(shí)現(xiàn)了對(duì)被測(cè)電路板上的所有Flash功能的讀或?qū)懖僮?，同時(shí)在測(cè)試的過(guò)程中完成對(duì)故障的分析和定位，開(kāi)發(fā)的測(cè)試腳本能夠定位到器件的具體引腳故障。

4.3.1數(shù)據(jù)線測(cè)試

數(shù)據(jù)線測(cè)試的思路是先向個(gè)別固定地址寫(xiě)人全0或者全1，然后將寫(xiě)入的固定地址的數(shù)據(jù)讀出與存儲(chǔ)的內(nèi)容進(jìn)行比較，看數(shù)據(jù)線是否正確。對(duì)于Flash數(shù)據(jù)線的測(cè)試，寫(xiě)入了4組數(shù)據(jù)進(jìn)行對(duì)數(shù)據(jù)線的測(cè)試。具體測(cè)試見(jiàn)表1。

表1 數(shù)據(jù)線測(cè)試表

4.3.2 地址線走步1測(cè)試

走步1測(cè)試前首先在地址0x00000中寫(xiě)入0x88、0x1FFFF中寫(xiě)入0x99，寫(xiě)入的初始數(shù)據(jù)也稱(chēng)效驗(yàn)數(shù)據(jù)是檢測(cè)地址線是否故障。

該測(cè)試過(guò)程是對(duì)Flash的地址線從首位到末位依次移位1進(jìn)行的測(cè)試過(guò)程。當(dāng)走步1進(jìn)行到某位地址線時(shí)，該地址線為1，其他地址線為0。在走步1的同時(shí)給與向數(shù)據(jù)線添加具有一定規(guī)律的數(shù)據(jù)，使數(shù)據(jù)寫(xiě)入到走步1對(duì)應(yīng)的地址空間。當(dāng)走步1寫(xiě)入數(shù)據(jù)完成后，對(duì)Flash進(jìn)行讀操作，比對(duì)寫(xiě)入的結(jié)果和讀出的結(jié)果是否一致。

4.3.3地址線走步0測(cè)試

走步0測(cè)試前首先在地址0x00000中寫(xiě)入0x88、0x1FFFF中寫(xiě)入0x99。

該測(cè)試過(guò)程是對(duì)Flash的地址線從首位到末位依次移位0進(jìn)行的測(cè)試過(guò)程。測(cè)試腳本的開(kāi)發(fā)過(guò)程與走步1相似。

按照上面的算法進(jìn)行開(kāi)發(fā)的測(cè)試腳本經(jīng)過(guò)故障模擬，實(shí)現(xiàn)了對(duì)Flash的全面測(cè)試和故障定位，能夠檢測(cè)到Flash具體的故障某一地址或數(shù)據(jù)線是否出現(xiàn)故障。

4.4 DRAM測(cè)試

該方案通過(guò)單獨(dú)對(duì)測(cè)試轉(zhuǎn)接板上FPGA芯片編寫(xiě)測(cè)試DRAM配置程序，通過(guò)連接器發(fā)送DRAM配置程序的觸發(fā)信號(hào)，F(xiàn)PGA產(chǎn)生DRAM的讀寫(xiě)時(shí)序,對(duì)DRAM的讀寫(xiě)功能進(jìn)行測(cè)試，F(xiàn)PGA對(duì)讀寫(xiě)的測(cè)試結(jié)果進(jìn)行判讀并生成一定的測(cè)試結(jié)果數(shù)據(jù)由連接器采集至測(cè)試系統(tǒng)，判斷該部分電路功能是否正常。

按照上述開(kāi)發(fā)過(guò)程實(shí)現(xiàn)的測(cè)試診斷流程的故障覆蓋率≥83%，故障檢測(cè)率約為92%，隔離到3個(gè)器件以內(nèi)的故障隔離率≥95%。

5 總結(jié)

本文采用邊界掃描測(cè)試技術(shù)與傳統(tǒng)的外部輸入矢量測(cè)試相結(jié)合的方式實(shí)現(xiàn)電路的互連、簇測(cè)試以及器件功能的測(cè)試，最終達(dá)到故障定位的目的。通過(guò)在測(cè)試轉(zhuǎn)接板上放置具有邊界掃描功能的芯片將該芯片與被測(cè)板上的邊掃芯片構(gòu)成測(cè)試簇，傳統(tǒng)的外部輸入矢量測(cè)試彌補(bǔ)了邊掃測(cè)試的不足，進(jìn)而實(shí)現(xiàn)了較高的電路測(cè)試覆蓋率。所以本文提出的測(cè)試方法對(duì)含DSP芯片的電路板具有較好的測(cè)試與診斷功能。

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