彭建新，盛德軍，王宏峰，熊益群

（1.衡陽北方光電信息技術有限公司，衡陽 421001；2.國防科技大學；3.中國人民解放軍總裝駐衡陽地區(qū)軍事代表室）

彭建新（工程師），從事光電穩(wěn)定平臺、DSP及嵌入式系統(tǒng)設計及研究。

引 言

通過位置編碼器獲取位置值的數字驅動系統(tǒng)和反饋環(huán)，需要編碼器快速傳輸數據和高可靠性地傳輸，而且還必須提供一些附加信息，例如驅動系統(tǒng)相關參數、補償表等。為使系統(tǒng)具有更高可靠性，編碼器還必須具有錯誤檢測和診斷功能。EnDat2.2可傳輸絕對式或增量式編碼器的位置值，也能傳輸或更新保存在編碼器中的信息或保存新信息。由于采用串行數據傳輸方式，它只需要4條線。數據傳輸保持與后續(xù)電子設備時鐘信號同步。傳輸的數據類型（位置值、參數或診斷信息等）通過后續(xù)電子設備發(fā)至編碼器的模式指令選擇。純串行的EnDat2.2接口也適用于高安全性應用［1］。高安全性位置測量系統(tǒng)可被用作單編碼器系統(tǒng)，與安全控制系統(tǒng)一起用于控制類別SIL－2級（IEC61508標準）或性能級別“d”級（ISO13849標準）的應用［2］。

電氣驅動使用的旋轉編碼器必須滿足高標準要求。它必須工作可靠，能提供可靠的測量數據，包括用在惡劣環(huán)境中。高質量掃描系列編碼的絕對位置刻軌能滿足這些要求。在海德漢公司編碼器內進行細分和生成位置值可以進行高可靠的純數字數據傳輸，降低后續(xù)信號處理電子單元的性能要求?；贓nDat2.2協(xié)議的海德漢編碼器的工作原理是光電掃描結構化刻線的光柵尺［3］。采用光學掃描原理的測量系統(tǒng)在精度、運行平穩(wěn)度及減少驅動系統(tǒng)發(fā)熱現象等方面擁有優(yōu)勢［4］。

基于EnDat2.2協(xié)議的位置編碼器的上述優(yōu)勢，在數控機床、機械制造、電梯、軍用運動控制伺服系統(tǒng)中獲得了廣泛的應用。

［5］給出了基于NiosII軟核絕對式編碼器的解碼硬件的實現框圖，未給出EnDat編碼器解碼的具體實現過程。參考文獻［6］給出了EnDat接口的粗略介紹、后續(xù)電子設備的方案介紹、FPGA＋宏的介紹，對于CPU而言只是對FPGA虛擬映射到CPU寄存器的調用，但未給出EnDat編碼器的解碼實現方法。

本文針對海德漢公司基于EnDat2.2協(xié)議的ROC425絕對式光電編碼器的控制及讀取涉及的接口電路設計、相關VHDL程序的設計、DSP程序的聯合設計等的解碼全過程實現進行了詳細的分析。

1 EnDat接口特性

1.1 接口特點

① 高性能低成本。通用的接口適用于所有的增量和絕對式編碼器，具有更經濟的電能消耗、小尺寸、緊湊的連接方式、快速的系統(tǒng)配置，零點可根據偏置值浮動。

② 更好的信號質量。編碼器內部特別的優(yōu)化提高了系統(tǒng)的精度，為數控系統(tǒng)提供更好的輪廓精度。

③ 更好的實用性。自動系統(tǒng)配置功能、數字信號提高了系統(tǒng)的可靠性，監(jiān)控與診斷信息有利于系統(tǒng)的安全，冗余碼校驗有利于可靠的信號傳輸。

④ 提高了系統(tǒng)的安全性。兩個獨立的位置信息及錯誤信息位，數據的校驗和及應答。

⑤ 適用于先進的技術發(fā)展。高分辨率、短控制周期、最高16MHz時鐘頻率，安全設計理念適用于直接驅動技術。

1.2 接口定義

微型M12，8針連接件。連接技術簡單，8芯單屏蔽電纜。信號接口定義如表1所列。

表1 信號接口定義

1.3 接口時序特性

EnDat2.2編碼器典型接口時序如圖1所示。后續(xù)電子設備提供給編碼器的時鐘脈沖用于同步數據傳輸。不傳輸數據時，時鐘信號為高電平。從圖1可以看出，給編碼器端的時鐘脈沖相對于給編碼器的時鐘脈沖存在電路傳輸延時。

圖中下半部分以編碼器發(fā)送位置值指令模式000111示意，模式指令伴隨時鐘的上升沿發(fā)出。數據包發(fā)送與數據傳輸同步。傳輸周期從第一個時鐘下降沿開始。編碼器保存測量值并計算位置值。2個時鐘脈沖后，后續(xù)電子設備發(fā)送模式指令。模式指令發(fā)送后，經過若干（圖中以4個上升沿加箭頭示意）時鐘，從啟動信號開始到前一個時鐘的上升沿用td表示，編碼器回送數據以啟動信號開始，接著是錯誤位，然后是數據位，數據位低位在前，高位在后，數據位長度取決于所采用的編碼器，以循環(huán)冗余校驗位結束。數據字結尾處，時鐘信號必須置為高電平。10～30μs后或1.25～3.75μs（EnDat2.2可用參數調整的恢復時間tm）后，數據線返回低電平。然后，時鐘信號啟動新的數據傳輸。

2 接口電路設計及編碼器解碼總構

2.1 采用RS485轉換芯片與編碼器進行接口

MAX3485功能表如表2、表3所列。其中表2為后端電子設備向RS485芯片發(fā)送數據狀態(tài)表。表3為編碼器端向RS485芯片發(fā)送數據狀態(tài)表。

表2 后端電子設備向RS485芯片發(fā)送數據狀態(tài)表

后端電子設備向RS485芯片發(fā)送數據時，RE為任意電平，DE為固定高電平，由DI發(fā)起，通過B、A差分傳輸出去。傳輸過程中存在一定的傳輸延遲。在編碼器端進行差分接收。

圖1 編碼器典型接口時序

表3 編碼器向RS485芯片發(fā)送數據狀態(tài)表

編碼器向RS485芯片發(fā)送數據時，RE為低電平，DE為任意電平，通過編碼器A、B端接收來自編碼器的數據，在RO端輸出，后端電子設備在RO端接收來自編碼器的數據進行接收解碼。

RS485芯片與編碼器接口圖如圖2所示。圖2（a）一方面接收后端電子設備向編碼器發(fā)起的模式指令，另一方面接收來自編碼器應答的位置值及校驗碼，通過VHDL程序及根據EnDat協(xié)議特性切換收發(fā)的時機。圖2（b）為后端電子設備向編碼器發(fā)出的時鐘，通過芯片的DI引腳輸入，圖2（a）的所有收、發(fā)數據均伴隨此時鐘建立。

圖2 RS485芯片與編碼器接口圖

2.2 基于EnDat編碼器接口解碼總構

在DSP端定時中斷程序中產生一相對固定周期的方波信號，控制時鐘分頻器分頻輸出的時鐘。該時鐘作為FPGA內部硬件的全局時鐘，同時作為編碼器的時鐘信號。方波周期的低電平期間時鐘分頻器進行減計數分頻，高電平期間時鐘分頻器輸出恒置為高。64位計數器根據鎖相環(huán)flag標志（為0）進行加計數或對輸出清0（flag標志為0），在第11個時鐘脈沖后輸出控制標志c＝0，否則c＝1。64位譯碼器前10個時鐘周期輸出DE信號為1，表明后端電子電路向RS485發(fā)送數據，否則DE信號為0，進而打開RS485的接收通道，移位寄存器傳輸模式指令。標志c為1時，且判斷到RS485之RO端是否發(fā)生上升沿事件，由該事件觸發(fā)a信號提供給串并轉換，標志著FPGA后續(xù)電子電路接收編碼器回送位置值的開始。串并轉換在標志信號a為1時完成串行數據往數據寄存器的傳遞。數據轉換完后，給出鎖相環(huán)標志flag＝1，表明本輪數據傳輸結束。串并轉換后的數據高字節(jié)直接送往三態(tài)緩沖選擇器，低字節(jié)經鎖存后送往三態(tài)緩沖選擇器，在DSP端讀取虛擬映射的內存，通過內存地址的譯碼控制串并轉后數據的提取。FPGA構建的結果是在DSP端形成了若干個寄存器，在DSP端操作的只是寄存器層面，非常方便。編者注：基于EnDat編碼器接口解碼結構框圖略。

3 VHDL程序設計

3.1 VHDL程序設計內容

VHDL程序涵蓋時鐘分頻器、計數器、譯碼器、移位寄存器、接收事件觸發(fā)器、串并轉換、鎖存器、三態(tài)緩沖選擇器、虛擬內存地址譯碼控制等。

3.2 部分VHDL程序設計

3.2.1 時鐘分頻器VHDL程序

構建進程，在鎖相環(huán)標志flag為1及clr為1時，否則分頻器分頻，實際應用選擇q5輸出實現32分頻。

3.2.2 計數器及模式指令發(fā)送VHDL程序

構建進程，在第11個時鐘周期輸出控制標志，用于控制是向編碼器發(fā)送數據還是從編碼器接收數據。

3.2.3 接收事件觸發(fā)VHDL程序

構建進程，接收編碼器傳輸開始設定標志a＝1。

4 實驗結果

實際調試效果如圖3所示。示波器的上半部分為后續(xù)電子電路向編碼器發(fā)起的時鐘脈沖，下半部分為向編碼器發(fā)送的模式指令與編碼器回送的位置值在數據線上的合成。整體效果完全符合EnDat編碼器的時序特征。

圖3 實際調試效果

結 語

基于EnDat協(xié)議的編碼器接口電路簡單，但要實現解碼存在一定的難度。本文創(chuàng)造性地提出了后端電子電路對該協(xié)議解碼的全過程，后端處理器對數據的提取只是虛擬內存層面的操作。給出了相關部分VHDL程序設計，通過所有的編譯、仿真、在線調試及器件封裝后，在某光電偵察項目中獲得了成功的應用。在FPGA資源充足的情況下，針對該編碼器的特點同時可以構建與微處理器級相對應的所有模式指令（如故障、狀態(tài)等）的寄存器。

編者注：本文為期刊縮略版，全文見本刊網站www.mesnet.com.cn。

參考文獻

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［6］HEIDENHAIN.EnDat接口編碼器數據采集設計方案，2008.

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