王 錳，呂衛(wèi)祥

(南京船舶雷達(dá)研究所，南京 210003)

1 引言

自雷達(dá)問(wèn)世以來(lái)，人們通過(guò)雷達(dá)看到的所謂“目標(biāo)”一直都是A/R 顯示器上的“尖頭脈沖”或PPI 顯示器上的“亮點(diǎn)”。但是，人們也一直希望雷達(dá)能像“眼睛”一樣看到目標(biāo)的“形象”，即真正的目標(biāo)“圖像”，這就需要采用寬帶雷達(dá)技術(shù)。寬帶雷達(dá)能提供高分辨目標(biāo)距離剖面圖(一維距離像），幫助目標(biāo)分類識(shí)別，提高目標(biāo)距離測(cè)量精度，提高抗干擾能力，降低多路徑效應(yīng)，并能提供更好的在雜波中目標(biāo)檢測(cè)的能力［1］。寬帶雷達(dá)技術(shù)與合成孔徑(或逆合成孔徑）技術(shù)同時(shí)采用，則可形成目標(biāo)的高分辨二維圖像。

在目前的寬帶雷達(dá)中，脈內(nèi)寬帶線性調(diào)頻信號(hào)是一種最常用的信號(hào)形式。產(chǎn)生線性調(diào)頻信號(hào)有兩種基本方法，即模擬法和數(shù)字法。模擬法一般是通過(guò)線性鋸齒電壓控制壓控振蕩器產(chǎn)生線性調(diào)頻信號(hào)或者利用SAW(聲表面波）器件作為展寬網(wǎng)絡(luò)產(chǎn)生調(diào)頻信號(hào)。但是，壓控法存在每個(gè)脈沖起始的射頻相位不相參的問(wèn)題，且穩(wěn)定性較差，相位噪聲和諧波分量也比較大；SAW 器件法受SAW 器件物理尺寸限制，產(chǎn)生信號(hào)脈寬較短，且不同脈寬的信號(hào)需采用不同的聲表面波器件。

隨著大規(guī)模集成電路的發(fā)展，直接數(shù)字合成(DDS）法較多地被應(yīng)用于寬帶線性調(diào)頻信號(hào)的產(chǎn)生，使用直接數(shù)字合成技術(shù)能產(chǎn)生任意波形，并能對(duì)輸出波形的頻率、幅度和相位進(jìn)行精確的控制。另外，DDS還被應(yīng)用于頻率合成器中，產(chǎn)生時(shí)鐘、倍頻鏈輸入信號(hào)等較低頻率的連續(xù)波信號(hào)。目前，直接數(shù)字合成法硬件方案主要有兩種，一種是DDS ASIC 芯片法，DDS 芯片內(nèi)部集成DDS 核及高速D/A 轉(zhuǎn)換器，利用DSP、FPGA 或CPLD 給DDS 芯片送入控制字，即可得到所需帶寬、脈寬、周期及頻率信號(hào)；另一種是FPGA與高速D/A 轉(zhuǎn)換器結(jié)合，由FPGA 完成DDS 核的功能，送高速D/A 轉(zhuǎn)化器轉(zhuǎn)換為模擬信號(hào)［2］。第一種方法工作時(shí)鐘頻率較高，但靈活性欠佳，主要用于連續(xù)波以及簡(jiǎn)單脈沖信號(hào)的產(chǎn)生；第二種方法靈活性較強(qiáng)，可以用于任意波形的產(chǎn)生，但受限于FPGA的工作頻率，主要用來(lái)產(chǎn)生較低頻率的中頻信號(hào)。隨著集成電路技術(shù)的不斷發(fā)展，F(xiàn)PGA 工作時(shí)鐘不斷得到提高，與高速D/A 結(jié)合能用于寬帶任意信號(hào)及高中頻連續(xù)波信號(hào)的產(chǎn)生，本文介紹的即是此種方法。

2 原理分析

為提高端口傳送速率，時(shí)鐘頻率在1 GHz 以上的D/A 芯片通常采用雙沿?cái)?shù)據(jù)傳送(DDR）模式。本文中所采用的D/A為雙輸入數(shù)據(jù)端口，每個(gè)端口最高速率為1.25 GSPS，DDR 模式，而FPGA 內(nèi)部采用普通I/O口傳送方式無(wú)法直接輸出如此高速率的數(shù)據(jù)，需要采用新型FPGA 提供的ChipSync 特性，通過(guò)多通道合成的并串轉(zhuǎn)換技術(shù)來(lái)實(shí)現(xiàn)。為保證系統(tǒng)工作的穩(wěn)定性，本方案中最終設(shè)計(jì)FPGA 輸出端口工作在雙路端口速率各為1.2 GSPS，DDR 模式。采用16 通道數(shù)據(jù)合成1 通道的方式為D/A 芯片提供數(shù)字波形數(shù)據(jù)，設(shè)計(jì)D/A 工作時(shí)鐘速率為2.4 GSPS。為產(chǎn)生寬帶線性調(diào)頻信號(hào)，假設(shè)其帶寬為B，起始頻率為f0，脈寬τ，根據(jù)文獻(xiàn)［3］的推導(dǎo)，16個(gè)通道中第j個(gè)通道的初相和第i個(gè)采樣時(shí)刻的數(shù)據(jù)和頻率步進(jìn)碼分別為

3 硬件實(shí)現(xiàn)

根據(jù)公式(1）、(2）的計(jì)算結(jié)果，可利用FPGA 產(chǎn)生16個(gè)通道的信號(hào)數(shù)據(jù)，通過(guò)并串轉(zhuǎn)換排序輸出給D/A后，就能得到所需要的信號(hào)。

硬件平臺(tái)主要包含XILINX 公司的VIRTEX-5 系列FPGA XC5VSX50T，AD 公司的2.5GSPS D/A 轉(zhuǎn)換器AD9739，NS 公司的時(shí)鐘分配芯片LMK01000 及穩(wěn)壓電源芯片等，硬件原理框圖如圖1。

XC5VSX50T FPGA為XILINX 公司基于65 nm 工藝的新一代FPGA，包含288個(gè)DSP48E Slices，最大4752 Kb Block RAM 以及最大480個(gè)用戶可定義I/O口，其時(shí)鐘管理片中包含兩個(gè)DCMs和一個(gè)PLL，其中DCMs 最高輸入時(shí)鐘450 MHz，最高輸出時(shí)鐘500 MHz，PLL 最高輸入時(shí)鐘645 MHz，內(nèi)部VCO 最高工作頻率可達(dá)1 000 MHz，支持OSERDES技術(shù)實(shí)現(xiàn)高速I(mǎi)O 口互聯(lián)。

圖1 硬件原理框圖

AD9739為AD 公司一款高速高性能RF 數(shù)模轉(zhuǎn)換器，內(nèi)部最高采樣率達(dá)2.5 GSPS，雙通道LVDS 數(shù)據(jù)輸入，每個(gè)通道數(shù)據(jù)最高速率1.25 GSPS(DDR），當(dāng)工作在其獨(dú)特的“MIX MODE”下時(shí)，可將第二或第三奈奎斯特區(qū)的輸出信號(hào)直接用作發(fā)射信號(hào)，減少混頻環(huán)節(jié)，真正以“軟件無(wú)線電”的方式實(shí)現(xiàn)了上行通道功能。FPGA VHDL 程序設(shè)計(jì)主要包含時(shí)鐘分配，DDS 數(shù)據(jù)產(chǎn)生，并串轉(zhuǎn)換等。在本例中，F(xiàn)PGA 內(nèi)部OSERDES 模塊的CLK(串行數(shù)據(jù)時(shí)鐘）和CLKDIV(并行數(shù)據(jù)時(shí)鐘）分別為600 MHz和150 MHz，受限于FPGA的布局及DCM的最高工作頻率，CLK 及CLKDIV 只能用FPGA內(nèi)部的PLL 模塊產(chǎn)生。時(shí)鐘分配主要是將來(lái)自LMK 01000的300 MHz時(shí)鐘(為保證時(shí)鐘的相參，將AD 9739 工作時(shí)鐘的四分頻DCO 輸出用LMK 01000 再二分頻后送FPGA的全局時(shí)鐘輸入端）經(jīng)過(guò)PLL后，得到150 MHz和600 MHz，其中150 MHz分別作為FPGA的工作時(shí)鐘和OSERDES 模塊的CLKDIV，600 MHZ時(shí)鐘作為OSERDES 模塊的串行時(shí)鐘CLK。DDS 數(shù)據(jù)產(chǎn)生主要是產(chǎn)生16組初相位不同的DDS 數(shù)據(jù)，經(jīng)排序后送給FPGA 內(nèi)部的OSERDES 模塊。并串轉(zhuǎn)換作用主要是將16組低速并行數(shù)據(jù)轉(zhuǎn)換為雙14 位串行高速DDR數(shù)據(jù)，并同時(shí)送出同步數(shù)據(jù)時(shí)鐘，在同步時(shí)鐘的同步下將數(shù)據(jù)送往AD 9739。

此外，還通過(guò)對(duì)板載的AT89C 2051 單片機(jī)的編程來(lái)設(shè)置AD 9739和LMK 01000的功能參數(shù)和芯片初始化，以保證其正常穩(wěn)定工作。

4 測(cè)試數(shù)據(jù)

4.1 寬帶脈內(nèi)線性調(diào)頻信號(hào)測(cè)試數(shù)據(jù)

采用微波信號(hào)源提供AD 9739 2.4 GHz的工作時(shí)鐘，AD 9739 工作于Normal MODE，利用上述硬件平臺(tái)產(chǎn)生544 MHz中心頻率，帶寬為200 MHz，脈寬為178 μs的線性調(diào)頻信號(hào)，其頻譜及時(shí)域波形如圖2所示?？梢?jiàn)，在未濾波的情況下，帶內(nèi)平坦度在0.5 dB 內(nèi)。

圖2 中頻寬帶線性調(diào)頻信號(hào)頻域及時(shí)域圖

采用微波信號(hào)源提供AD 9739 2.4 GHz的工作時(shí)鐘，AD 9739 工作于MIX MODE，利用上述硬件平臺(tái)產(chǎn)生1 400 MHz中心頻率，帶寬為300 MHz，脈寬為178 μs的線性調(diào)頻信號(hào)，其頻譜見(jiàn)圖3?？梢?jiàn)，在未濾波的情況下，帶內(nèi)平坦度在0.5 dB 內(nèi)，這比普通D/A的輸出在第二奈奎斯特區(qū)的大幅度滾降有相當(dāng)大的改善。

4.2 連續(xù)波信號(hào)測(cè)試數(shù)據(jù)

采用微波信號(hào)源提供AD9739 2.4 GHz的工作時(shí)鐘。AD 9739 工作于Normal MODE，利用上述硬件平臺(tái)產(chǎn)生172.5 MHz的連續(xù)波正弦信號(hào)，其頻譜圖如圖4所示?？梢?jiàn)，雜散可達(dá)到－75 dBc 以下，將172.5 MHz濾波后，經(jīng)過(guò)十六倍頻得到2760 MHz的微波連續(xù)波信號(hào)，其頻譜圖如圖5所示，其雜散可達(dá)－60 dBc 以下。

圖3 MIX MODE 下射頻寬帶線性調(diào)頻信號(hào)頻譜圖

圖4 172.5 MHz 連續(xù)波信號(hào)頻譜及波形圖

圖5 2760 MHz 連續(xù)波信號(hào)頻譜圖

5 結(jié)束語(yǔ)

將FPGA與高速D/A 結(jié)合，用DDS 產(chǎn)生544 MHz中心頻率、200 MHz 帶寬的線性調(diào)頻信號(hào)，再用本振一次混頻得到寬帶通道的微波激勵(lì)信號(hào)，此方案目前已應(yīng)用在某型雷達(dá)樣機(jī)中取代倍頻方案。經(jīng)測(cè)試，信號(hào)參數(shù)及最終脈壓結(jié)果比倍頻方案有較大改善。而利用上述方案產(chǎn)生較低頻率連續(xù)波，經(jīng)倍頻得到微波一本振，雜散指標(biāo)也比原專用DDS 芯片AD 9858的方案提高了10 dB 以上，可用于高性能數(shù)字式頻率合成器的設(shè)計(jì)。

目前，限于D/A的工作頻率，輸出信號(hào)頻率還比較低，仍需要一次混頻或倍頻才能得到所需要的更高微波頻段信號(hào)。隨著模擬和數(shù)字器件工藝的發(fā)展，D/A 及FPGA的工作頻率會(huì)不斷得到提高，基于DDS的信號(hào)產(chǎn)生方式會(huì)得到越來(lái)越廣泛的應(yīng)用，“軟件無(wú)線電”也會(huì)逐步實(shí)現(xiàn)。

［1］費(fèi)元春.寬帶雷達(dá)信號(hào)產(chǎn)生技術(shù)［M］.北京:國(guó)防工業(yè)出版社，2002.

［2］A Technical Tutorial on Digital Signal Synthesis［M］.Analog Device，Inc.1999.

［3］蔣倜.并串轉(zhuǎn)換法合成多通道寬帶DDS信號(hào)［J］.雷達(dá)與對(duì)抗，2009(4）.