萊迪思半導(dǎo)體公司今天宣布推出PAC-Designer?混合信號設(shè)計軟件6.1版本，更新支持萊迪思的Platform ManagerTM、Power Manager II和 ispClockTM器件?，F(xiàn)在用Platform Manager器件進(jìn)行設(shè)計的用戶將能夠訪問今天宣布的Lattice Diamond?1.3軟件設(shè)計環(huán)境。PAC-Designer 6.1和Diamond 1.3設(shè)計軟件工具的整合將使Platform Manager產(chǎn)品成為實(shí)現(xiàn)更先進(jìn)的數(shù)字設(shè)計的選擇。一個自動化的模擬環(huán)境是設(shè)計軟件整合的主要優(yōu)勢，而以前Platform Manager設(shè)計人員沒有這樣的環(huán)境。

萊迪思器件和解決方案的營銷總監(jiān)Shakeel Peera說道，“有了PAC-Designer 6.1和Lattice Diamond 1.3軟件的整合，我們的用戶將能夠以更高的效率設(shè)計和模擬Platform Manager器件，同時仍然能夠方便地使用廣泛認(rèn)可的PAC-Designer軟件?！?/p>

新的自動模擬功能

無論是通過Platform Manager的內(nèi)部CPLD控制測試關(guān)鍵的模擬I/O引腳的功能，或是在Platform Manager的FPGA控制部分內(nèi)，檢查用Verilog或VHDL編寫的增強(qiáng)數(shù)字控制功能的整合，PAC-Designer 6.1軟件無縫地與Diamond 1.3設(shè)計工具相集成，以編譯整個設(shè)計，構(gòu)建必要的激勵模板文件，然后在Aldec公司的Active-HDL模擬器內(nèi)自動生成初始時序波形。在PAC-Designer 6.1軟件中對先前復(fù)雜的手工設(shè)計流程進(jìn)行了優(yōu)化和自動化處理，生成所有必要的設(shè)計文件，只需點(diǎn)擊鼠標(biāo)就能提供初始時序流程圖。

全面的模擬和數(shù)字設(shè)計支持

PAC-Designer 6.1軟件為模擬工程師提供了一個基于GUI的設(shè)計方法，它使用直觀的對話框配置Platform Manager的模擬部分;LogiBuilder設(shè)計方法將電源管理功能集成至芯片中的CPLD;LogiBuilder或Lattice Diamond Verilog/VHDL設(shè)計方法集成數(shù)字電路板的管理功能至Platform Manager器件的FPGA部分。

PAC-Designer 6.1軟件包括4個專門針對Platform Manager開發(fā)套件的參考設(shè)計，包括故障記錄和監(jiān)測，增強(qiáng)的閉環(huán)微調(diào)，長延時定時器和ADC電壓測量。在萊迪思的網(wǎng)站上提供與Platform Manager器件相配的11個參考設(shè)計，還包括PWM風(fēng)扇控制、連接I2C Slave至SPI Master和一個BSCAN1多個掃描端口尋址緩沖區(qū)?？芍苯訌腜AC-Designer 6.1軟件中找到31個額外的設(shè)計例子，提供指令和針對Power Manager II和ispClock器件的解決方案。