彭惠芹

(山西大同大學工學院,山西大同 037003)

EDA在數(shù)字頻率計中計數(shù)模塊里的應用①

彭惠芹②

(山西大同大學工學院,山西大同 037003)

計數(shù)模塊是數(shù)字頻率計系統(tǒng)的核心模塊,頻率測量的主要工作由它來完成.本文根據(jù)數(shù)字頻率計的特點,在Altera公司的FPGA開發(fā)平臺QuartusⅡ中實現(xiàn),同時采用VHDL硬件描述語言,提出了一種實用性較強的計數(shù)模塊的設計方案.

數(shù)字頻率計;CPLD技術;計數(shù)模塊;自頂向下方法;VHDL語言

數(shù)字頻率計是電子設計、儀器儀表、資源勘測等應用領域不可缺少的測量儀器,許多物理量的測量,如振動、轉(zhuǎn)速等的測量都涉及到或可以轉(zhuǎn)化為頻率的測量。

傳統(tǒng)的數(shù)字頻率計一般是由分離元件搭接而成。后來隨著單片機的大規(guī)模的應用,出現(xiàn)了不少用單片機控制的頻率測量系統(tǒng)。相對于以前用分離元件搭接起來的頻率測量系統(tǒng),單片機控制的頻率測量系統(tǒng)在頻率測量范圍、頻率測量精度和頻率測量速度上都有了很大的提高。但由于單片機工作頻率的限制、單片機內(nèi)部計數(shù)器位數(shù)的限制等因素,由單片機控制的頻率測量系統(tǒng)無法在頻率測量范圍、頻率測量精度和頻率測量速度上取得重大突破。若再增加別的器件,以彌補單片機的不足,不僅會大大增加系統(tǒng)的復雜性,而且不利于系統(tǒng)的集成化。

本文所介紹的頻率計是在Altera公司的FPGA開發(fā)平臺QuartusⅡ中實現(xiàn)的,計數(shù)器的各個模塊采用VHDL語言描述。在一片F(xiàn)PGA里實現(xiàn)了數(shù)字頻率計的絕大部分功能,它的集成度遠遠超過了以往的數(shù)字頻率計。又由于數(shù)字頻率計最初的實現(xiàn)形式是用硬件描述語言寫成的程序,具有通用性和可重用性,所以在外在的條件(如基準頻率的提高,基準頻率精度的提高)的允許下,只需對源程序作很小的改動,就可以使數(shù)字頻率計的精度提高幾個數(shù)量級。同時對于頻率精度要求不高的場合,可以修改源程序,使之可以用較小的器件實現(xiàn),從而降低系統(tǒng)的整體造價。文中重點闡述了數(shù)字頻率計的總體結構和其中的計數(shù)模塊的設計方案。

1 EDA技術

EDA即電子設計自動化,它以大規(guī)?？删幊踢壿嬈骷樵O計載體,以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式,以計算機、大規(guī)模可編程器件的開發(fā)軟件及實驗室開發(fā)系統(tǒng)為設計工具,自動完成軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真,直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作,最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學科融合的新技術。

2 CPLD技術

隨著EDA技術的不斷發(fā)展,當今的EDA技術更多的是指芯片內(nèi)的電路設計自動化,開發(fā)人員完全可以通過自己的電路設計來定制芯片內(nèi)部的電路功能,使之成為設計者專自己的專用集成電路芯片(ASIC),這就是CPLD技術。CPLD即復雜可編程邏輯器件技術,其功能之卓越已經(jīng)令當今的電子工程師們贊嘆不已,除了它體積小、容量大、I/O口豐富、易編程和加密等優(yōu)點外,更突出的特點是其芯片的在系統(tǒng)可編程技術,即ISP技術,也就是說它不但具有可編程和可再編程的能力,而且只要把器件插在系統(tǒng)內(nèi)或線路板上,就能對其進行編程或再編程。

3 數(shù)字頻率計的結構

本文的數(shù)字頻率計是在EDA實驗開發(fā)平臺上,利用Cyclone芯片EP1C12Q240C8 CPLD進行設計的。

數(shù)字頻率計系統(tǒng)設計采用了自頂向下(Top_ Down)的設計方法,由三部分組成：輸入整形電路、核心控制電路(FPGA模塊)和輸出顯示電路,如圖1所示。被測信號經(jīng)過輸入整形電路生成方波輸入到FPGA模塊中進行計數(shù)處理,FPGA中的計數(shù)模塊根據(jù)所提供方波的上升沿或下降沿進行計數(shù),計數(shù)時間則由時間控制模塊來決定,可以根據(jù)頻率所處的范圍來決定檔位,然后將計數(shù)的結果輸出給顯示電路,通過靜態(tài)或動態(tài)掃描方式,在數(shù)碼管上顯示所測頻率的大小。本文以3位十進制數(shù)字顯示的數(shù)字式頻率計系統(tǒng)為例進行設計。

圖1 數(shù)字頻率計系統(tǒng)

4 計數(shù)模塊

計數(shù)模塊是數(shù)字頻率計系統(tǒng)的核心模塊,頻率測量的主要工作由它來完成。它通過計數(shù)器對被測信號在基準時間內(nèi)進行計數(shù)來測量被測信號的頻率。

4.1 計數(shù)模塊功能

計數(shù)器為模999十進制加法計數(shù)器,可由量程選擇信號控制模999計數(shù)器的基本頻率(比如100 kHz檔的基本頻率為10 Hz,即輸入10個脈沖時模999計數(shù)器計1)。當CLR為高電平時,計數(shù)器清零;當CLR為低電平,并且EN為高電平時,允許計數(shù)。當計數(shù)值大于999時,頻率計處于超量程狀態(tài),下一次測量時,量程自動增大1檔。當計數(shù)值小于099時,頻率計處于欠量程狀態(tài),下一次測量時,量程自動減小1檔。

4.2 計數(shù)模塊部分VHDL程序示例

5 調(diào)試結果分析與結論

系統(tǒng)聯(lián)合調(diào)試成功后,將VHDL設計與Nios設計下載到FPGA芯片中,輸入相關信號,并進行有關性能指標的測試,直到滿足設計要求為止。

經(jīng)一系列實際數(shù)據(jù)的測量和分析,本數(shù)字頻率計基本達到了設計要求,設計思路和方法是正確的,設計也是成功的。

6 結語

本文實現(xiàn)了對數(shù)字頻率計中的計數(shù)模塊的設計,在EDA實驗開發(fā)平臺上,利用EP1C12Q240C8 CPLD芯片產(chǎn)生所需的數(shù)據(jù),再通過數(shù)碼管顯示輸出,實驗表明其性能良好。采用這樣的設計可以簡化硬件的開發(fā)和制造過程,而且使硬件體積大大減小,并提高了系統(tǒng)的可靠性。同時在基本電路模塊基礎上,不必修改硬件電路,通過修改VHDL源程序,增加一些新功能,滿足不同用戶的需要,實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。

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The application of EDA on the counter module in D igital frequency counter

PENG Huiqin

(School of Engineering,ShanxiDatongUniversity,Datong Shanxi 037003)

The countermodule is the kernelmodules ofDigital frequency counter.The frequencymeasurement of the major tasks to be completed by it.According toDigital frequency counter’s characteristic,the text is realized on theQuartus IIof FPGA in the companyAltera.Modules usingVHDL language to describe.Proposed one usable strong countermodule design.

Digital frequency counter;EDA technology;countermodule;top-down;VHDL language

TN79+2

A

1672-7169(2010)01-0073-03

2009-11-17

彭惠芹(1974-),女,山西大同人,碩士,山西大同大學工學院實驗師,研究方向：自動化控制。