潘學(xué)文，周繼承，鄭旭強(qiáng)

(中南大學(xué) 物理科學(xué)與技術(shù)學(xué)院，湖南 長(zhǎng)沙，410083)

近年來(lái)，隨著CMOS工藝的發(fā)展，器件特征尺寸減小，集成電路的集成度提高, 使得集成電路向著低壓低功耗的方向發(fā)展[1?2]。為了適應(yīng)低壓低功耗的發(fā)展趨勢(shì)，低電壓、高功效、高性能的模擬電路單元的設(shè)計(jì)成為人們關(guān)注的焦點(diǎn)[3?4]。而運(yùn)算放大器作為模擬電路的最主要的組成單元，也越來(lái)越受到重視。電源電壓的降低對(duì)運(yùn)算放大器的最大影響就是輸入和輸出信號(hào)的動(dòng)態(tài)幅度大大減小[5?6]。為了增加其輸入、輸出電壓范圍和信噪比，迫切需要設(shè)計(jì)具有全擺幅輸入、輸出能力的運(yùn)算放大器。傳統(tǒng)的全擺幅運(yùn)放的實(shí)現(xiàn)主要是依靠互補(bǔ)的 PMOS 和 NMOS 的差分對(duì)來(lái)實(shí)現(xiàn)共模電壓從0 V到電源電壓的工作范圍, 滿(mǎn)足其工作條件的電源電壓最小為Vsump,in=Vthn+Vthp+2Vdsat(即NMOS與PMOS的閾值電壓和與負(fù)載進(jìn)入飽和區(qū)電壓之和，其中：Vsump,in, Vthn, Vthp和Vdsat分別為電源電壓最小值、管開(kāi)啟電壓、p管開(kāi)啟電壓、飽和電壓)[7]。當(dāng)電源電壓進(jìn)一步降低時(shí), 由于閾值電壓和進(jìn)入飽和區(qū)的電壓都不會(huì)隨著電源電壓等比例降低, 這樣 PMOS 差分輸入對(duì)和 NMOS 差分輸入對(duì)的工作范圍將無(wú)法重合,從而導(dǎo)致從 Vdd?Vthp?Vdsat到 Vthn+Vdsat的范圍內(nèi)運(yùn)放不能正常工作[8?9]。此時(shí)，若不提高工藝成本，采用低閾值電壓的輸入差分對(duì)，則必須對(duì)現(xiàn)有的電路形式進(jìn)行改進(jìn)。為此，本文作者針對(duì)低電源電壓運(yùn)算放大器設(shè)計(jì)問(wèn)題，提出一種簡(jiǎn)單實(shí)用的電平位移電路[10?13]，當(dāng)電源電壓降至或者小于Vsump,in時(shí)，也能使運(yùn)放在任何共模輸入電壓下正常工作，達(dá)到良好的性能。

1 電平位移電路原理分析

運(yùn)算放大器的輸入級(jí)是運(yùn)放的重要組成部分，其主要作用是放大輸入的差分信號(hào)，同時(shí)有效抑制共模信號(hào)。共模輸入范圍是運(yùn)放輸入級(jí)的一個(gè)重要參數(shù)。當(dāng)在輸入共模電壓范圍內(nèi)時(shí)，即使輸入很小的差分信號(hào)，輸入級(jí)都能正常工作[14]。因此，在設(shè)計(jì)運(yùn)放輸入級(jí)時(shí)，應(yīng)使共模輸入電壓保持在共模輸入范圍內(nèi)。此外，運(yùn)放的其他重要性能參數(shù)如輸入相關(guān)噪聲、失調(diào)和共模抑制比等也都是由輸入級(jí)決定的[15]。

本文設(shè)計(jì)的電平位移電路由適配器和非線性電流產(chǎn)生器組成，其原理如圖1 所示。在適配器(圖1(a))中，運(yùn)放的輸入端(和)通過(guò)電阻連接到N型差分輸入對(duì)和 P型差分輸入對(duì)的輸入端(，和，)，N 型差分輸入對(duì)的輸入端在上端，P型差分輸入對(duì)的輸入端在下端。非線性電流產(chǎn)生器產(chǎn)生非線性電流I(圖1(b))，在中間電壓區(qū)域電流I達(dá)到最大，而在接近0 V和電源電壓時(shí)，電流I變得越來(lái)越小，并通過(guò)電流鏡電路復(fù)制到適配器。因此，在電阻上的壓降(即產(chǎn)生的位移電平)在中間電壓區(qū)域達(dá)到最大，而在接近0 V和電源電壓時(shí)，電阻上的壓降越來(lái)越小。對(duì)于運(yùn)放的輸入共模電壓，由于存在電平位移，相對(duì)地降低了N型差分輸入對(duì)的開(kāi)啟電壓，提高了P型差分輸入對(duì)的截止電壓，擴(kuò)寬了輸入級(jí)的共模輸入范圍。因此，當(dāng)電源電壓降低至甚至小于時(shí)，合理的電流I和電阻R，就能使運(yùn)放在任何共模輸入電壓下正常工作：

式中：Vi|cm為運(yùn)放輸入共模電壓，Vi,n|cm和Vi,p|cm分別為 NMOS 差分輸入對(duì)和 PMOS差分輸入對(duì)的共模電壓。

圖1 電平位移電路原理圖Fig.1 Principle schematic of voltage level shifting

2 總體電路設(shè)計(jì)與分析

本文所設(shè)計(jì)的總體電路如圖2 所示。總體電路由電平位移電路、輸入級(jí)、中間放大級(jí)和輸出級(jí)組成。MS1-MS12，M7-M12和4個(gè)電阻R構(gòu)成了電平位移電路，其中：MS1，MS2，MS3和 MS4組成互補(bǔ)的PMOS 和 NMOS 的差分對(duì)，互補(bǔ)差分對(duì)的輸入端接至運(yùn)放的輸入端；MS6作為 P 型差分對(duì)的電流源，其產(chǎn)生的電流為Ibp，通過(guò)MS7鏡射至MS8；MS5作為NMOS 差分對(duì)的電流源，其產(chǎn)生的電流Ibn，分別通過(guò)MS9，MS10和MS11鏡射至MS12，IB為恒電流源；C1和C2為補(bǔ)償電容。在共模輸入電壓下Ibp，Ibn和I的關(guān)系如圖3 所示。其中：

圖2 運(yùn)放總體電路圖Fig.2 Schematic of whole op-amp circuit

圖3 位移電路中的電流Fig.3 Currents in level-shift circuit

電流I經(jīng)M7-M12組成的電流鏡電路復(fù)制到輸入級(jí)差分對(duì)輸入端，流經(jīng)電阻R產(chǎn)生壓降，得到電平位移。由于電平位移電路中引入了電阻，運(yùn)放的輸入端存在直流通路，輸入阻抗有所降低，會(huì)引起運(yùn)放的增益有所下降等影響，但可以通過(guò)運(yùn)放中間放大級(jí)來(lái)補(bǔ)償。本文中，IB=10 μA，R=40 k?，采用CMOS 0.5 μm工藝，Vthp為?0.95 V，Vthn為0.73 V，采用1.3 V單電源供電。圖4所示為運(yùn)放輸模電壓Vi|cm，Vi,n|cm和之間的關(guān)系。從圖4可看出：電平位移之差在中間電壓區(qū)域達(dá)到最大，而在接近 0 V 和電源電壓時(shí)越來(lái)越小。由式(1)和(2)可知：對(duì)于運(yùn)放的輸入共模電壓，N型差分輸入對(duì)的開(kāi)啟電壓降至0.33 V，P 型差分輸入對(duì)的截止電壓提高至0.55 V，使得運(yùn)放的輸入級(jí)在任何輸入共模電壓下正常工作。

圖4 運(yùn)放輸入共模電壓Fig.4 Common mode voltage of op-amp

輸入級(jí)由M1-M6管組成，M1和M2組成 PMOS差分對(duì)，M3和M4組成NMOS差分對(duì)。在整個(gè)共模輸入電壓內(nèi)，輸入級(jí)工作在3個(gè)區(qū)域：當(dāng)共模輸入電壓向0 V方向變化時(shí)，PMOS差分對(duì)工作，輸入跨導(dǎo)為(式中：βp為放大倍數(shù)，Ip為電流)；當(dāng)共模輸入電壓為電源中間值時(shí)，2對(duì)差分對(duì)都工作，輸入跨導(dǎo)為當(dāng)共模輸入電壓向電源電壓方向變化時(shí)，NMOS差分對(duì)工作，輸入跨導(dǎo)為其中：為空穴或電子在溝道表面的遷移率；Cox為MOS管柵氧化層單位面積電容。設(shè)置合理的參數(shù)，使得 βn=βp且之和為常數(shù)，就能保證輸入級(jí)的跨導(dǎo)基本保持恒定。

中間級(jí)采用適合低電壓工作的低壓寬擺幅共源共柵結(jié)構(gòu)。折疊式共源共柵中間放大級(jí)構(gòu)成加法電路，從差分對(duì)輸出的電流進(jìn)入此加法電路后，通過(guò)由M19和M20組成的電流鏡實(shí)現(xiàn)雙端到單端的轉(zhuǎn)換，輸出給下一級(jí)電路，輸出級(jí)則采用較為傳統(tǒng)的 Class A 類(lèi)輸出級(jí)來(lái)得到軌至軌的輸出。

3 運(yùn)放的仿真

運(yùn)用 Hspice 仿真工具，采用 CMOS 0.50 μm 工藝以及Level49的參數(shù)模型，對(duì)圖2所示運(yùn)算放大器進(jìn)行模擬仿真(常溫下)，運(yùn)放性能參數(shù)如表 1所示。采用1.3 V單電源供電，其功耗僅為178.8 μW。

表1 運(yùn)放基本性能參數(shù)Table 1 Basic performances of op-amp

輸入級(jí)跨導(dǎo)隨輸入共模電壓變化的結(jié)果如圖5所示。從圖5可以看出：輸入級(jí)跨導(dǎo)為55 μS，在整個(gè)共模電壓范圍內(nèi)基本保持恒定，滿(mǎn)足了運(yùn)放對(duì)跨導(dǎo)恒定的要求。

將放大器接成開(kāi)環(huán)結(jié)構(gòu)，進(jìn)行交流小信號(hào)分析，測(cè)量其頻率響應(yīng)，得到運(yùn)放的頻率響應(yīng)和相頻響應(yīng)，結(jié)果如圖6和圖7所示。從圖6可以看出：其低頻增益達(dá)到了106.5 dB，單位增益帶寬為2.3 MHz。從圖7可以看出：相位裕度為 72?。將放大器接成電壓跟隨器的形式，從0 V到電源電壓進(jìn)行直流掃描，測(cè)量其單位增益響應(yīng)，結(jié)果如圖8所示。從圖8可以看出：放大器的輸入輸出達(dá)到了整個(gè)工作電壓范圍，實(shí)現(xiàn)了全擺幅。

圖5 輸入級(jí)跨導(dǎo)曲線Fig.5 Curve of input stage tranconductance

圖6 運(yùn)放幅頻響應(yīng)Fig.6 Amplitude-frequency response of op-amp

圖7 運(yùn)放幅頻響應(yīng)Fig.7 Phase-frequency response of op-amp

圖8 運(yùn)放單位增益響應(yīng)Fig.8 Unity-gain response of op-amp

4 結(jié)論

(1) 提出了一種簡(jiǎn)單實(shí)用的電平位移電路，運(yùn)放電路結(jié)構(gòu)簡(jiǎn)單緊湊，具有實(shí)用的電平位移功能；該電路解決了閾值電壓對(duì)電源電壓和輸入信號(hào)的受限問(wèn)題，使N 型差分輸入對(duì)的開(kāi)啟電壓降至0.33 V，P 型差分輸入對(duì)的截止電壓提高至0.55 V。因此，運(yùn)放可在任何共模輸入電壓下正常工作，并能保持輸入級(jí)的跨導(dǎo)為常數(shù)，從而使運(yùn)算放大器電路的電路特性不隨共模輸入電壓的變化而發(fā)生改變。

(2) 運(yùn)放實(shí)現(xiàn)了低電壓全擺幅特性，具有較好的性能指標(biāo)。與國(guó)內(nèi)外同類(lèi)型的運(yùn)放相比，本文設(shè)計(jì)的運(yùn)放在直流開(kāi)環(huán)增益、轉(zhuǎn)換速率等性能指標(biāo)較優(yōu)，但是，靜態(tài)工作電流和相位裕度較大。運(yùn)放可在模擬電路設(shè)計(jì)和混合信號(hào)VLSI設(shè)計(jì)中廣泛應(yīng)用。

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