鞠家欣，姜巖峰，楊兵，張曉波，于韶光

(1北方工業(yè)大學(xué)信息工程學(xué)院微電子中心 北京 100144 2北京自動測試技術(shù)研究所 北京 100088)

0 引 言

隨著集成電路設(shè)計水平的提高和半導(dǎo)體工藝技術(shù)的進(jìn)步，系統(tǒng)設(shè)計的復(fù)雜性越來越明顯。系統(tǒng)將微處理器、DSP、模擬IP核、數(shù)字IP核和存儲器等組件集成在單一芯片上稱之為片上系統(tǒng)（SoC），以滿足單一芯片實(shí)現(xiàn)復(fù)雜功能的要求。但各種IP核的工藝和工作條件完全不同，各種IP核被內(nèi)嵌入系統(tǒng)內(nèi)部，沒有單獨(dú)的引腳能夠使用測試儀器來測量，因此，如何測試SoC內(nèi)嵌的IP核是一個具有廣泛理論價值和實(shí)際意義的研究課題。

SoC 測試的研究是隨著SoC 技術(shù)的出現(xiàn)和成長而發(fā)展的,在國際上是20 世紀(jì)90 年代中末期才逐步展開的,相關(guān)研究方興未艾[1]。中國的集成電路設(shè)計人員已充分認(rèn)識到SoC技術(shù)及其測試的重要性,但從理論上對SoC 測試的深入研究還比較薄弱,與國外先進(jìn)水平相比,有明顯的差距。隨著工藝的提高和電路設(shè)計理論的進(jìn)步，SoC系統(tǒng)中集成的模塊單元越來越多，嵌入的模塊既有數(shù)字部分也有模擬部分，用傳統(tǒng)的BIST等數(shù)字電路測試解決方案已不能滿足混合信號系統(tǒng)的要求[2]。如何對嵌入式數(shù)?；旌夏K進(jìn)行測試成為集成電路測試業(yè)待解決的難點(diǎn)問題之一[3]。對內(nèi)嵌芯核的測試訪問的困難主要表現(xiàn)在：傳統(tǒng)IC有引腳供訪問,但內(nèi)嵌入SoC 中的芯核,卻不易通過物理方法訪問,需要借助特別的途徑[4]。

本文中應(yīng)用Credence公司的Gemini500測試系統(tǒng)對某一SoC芯片內(nèi)嵌模數(shù)轉(zhuǎn)換器進(jìn)行了測試。

待分析芯片是一款應(yīng)用于有線數(shù)字電視傳輸中信道解調(diào)解碼的集成電路芯片，根據(jù)“有線數(shù)字電視廣播信道編碼與調(diào)制規(guī)范”（GY/T170-2001）研制，支持DVB-C（ITU-T J.83A／C）傳輸標(biāo)準(zhǔn)，采用數(shù)字處理技術(shù)，可解調(diào)16、32、64、128、256QAM調(diào)制信號，提供符合MPEG標(biāo)準(zhǔn)的MPEG-2 TS碼流輸出。芯片內(nèi)部集成10bit高精度AD轉(zhuǎn)換器，支持直接中頻采樣及低中頻采樣。

該芯片總體功能框架圖見圖1。本文工作主要是對內(nèi)部集成的AD轉(zhuǎn)換器進(jìn)行測試，由圖1中可見，AD的輸出直接作為信道解調(diào)模塊的輸入，芯片設(shè)計時使用兩線串行總線控制，通過對內(nèi)部寄存器的操作，實(shí)現(xiàn)芯片控制和實(shí)時信息的獲取。所以對系統(tǒng)中內(nèi)嵌ADC的輸出采樣就必須依靠于對內(nèi)部寄存器的控制。

1 測試方案

芯片內(nèi)集成高精度10bitAD模塊，對調(diào)諧器輸出的中頻信號進(jìn)行帶通采樣，采樣頻率為28.92MHz，調(diào)諧器輸出中心頻率為7.23 MHz或36.15 MHz，芯片可容許的中頻偏移為600kHz。

AD的輸入方式為差分輸入，信號幅度為1VPP，中頻信號經(jīng)過AD模塊后變?yōu)閿?shù)字信號，輸出給后續(xù)模塊進(jìn)行數(shù)字信號處理。

在測試前，對芯片功能進(jìn)行了具體分析，與ADC測試相關(guān)的引腳及功能描述如表1所示。

圖1 數(shù)字電視信道解調(diào)芯片功能框架圖

表1 與內(nèi)嵌ADC測試相關(guān)的引腳及功能描述

其中，ADC的輸入為差分輸入（58、59腳），與芯片二線串行總線控制相關(guān)的引腳為SCL（44腳）和SDA（43腳），Test0到Test7為ADC的輸出引腳，當(dāng)TestEn為高電平時，ADC的輸出不再作為信道解調(diào)電路的輸入，而是直接輸出，故可以測試使用；另外ADC輸出的高2位在30腳和31腳復(fù)用輸出，但在系統(tǒng)設(shè)計中，作為信道解調(diào)電路的輸入時，高2位舍棄，只是低8位有效。

基于管腳功能分析后，該電路模擬部分的電路連接如圖2所示。

圖2 待測電路模擬部分的電路連接

基于圖2，整個芯片測試夾具如圖3所示。

圖3 測試夾具概略圖

對于ADC的測試是通過二線串行總線進(jìn)行控制的，芯片支持二線串行總線最高頻率為400kHz，圖4所示為二線串行寫操作時序圖，圖5所示為二線總線讀操作時序圖，測試程序就是根據(jù)圖4和圖5的時序圖進(jìn)行測試向量的編寫的。芯片控制ADC輸出的寄存器地址為“A011100”，其中A由外部輸入管腳Addr的電平值決定，其寫地址為“A0111000”，讀地址為“A0111001”。

圖4 二線串行總線寫操作

圖5 二線串行總線讀操作

2 測試結(jié)果

在測試夾具和測試程序開發(fā)完成后，即可開始進(jìn)行測試。測試結(jié)果如圖6所示。圖6為一個LabVIEW界面，因?yàn)镚emini500是混合信號系統(tǒng)，數(shù)字部分是Vanguard系統(tǒng)，而模擬部分則通過VXI總線，通過LabVIEW進(jìn)行控制。

圖6 測試結(jié)果顯示界面示意圖

Gemini500中把DSP運(yùn)算功能集成進(jìn)了LabVIEW中[2]，從圖中可直接看到結(jié)果，從圖6中可以看出，SNR＝61.5, THD=-72.9, SINAD=61.2,PD=-78.5, ENOB=9.9，滿足了系統(tǒng)芯片的要求，說明該芯片內(nèi)嵌的ADC性能指標(biāo)較好，能夠滿足系統(tǒng)的需要。

測試時發(fā)現(xiàn)，由于電路設(shè)計中的因素，內(nèi)嵌式ADC在寫讀轉(zhuǎn)換時，所需轉(zhuǎn)換時間較長，如果測試向量中所設(shè)置的轉(zhuǎn)換時間不夠，則ADC的轉(zhuǎn)換結(jié)果不理想，這樣外部測量會產(chǎn)生誤判斷；通過實(shí)際摸索，根據(jù)Gemini500驗(yàn)證系統(tǒng)的內(nèi)部功能，可以找到最佳的轉(zhuǎn)換時間向量長度，根據(jù)最佳設(shè)置，能夠得到理想的測量結(jié)果。

對于測試時所遇到的上述寫讀轉(zhuǎn)換時間問題，只是在測試ADC時有用，在芯片實(shí)際應(yīng)用時，由于ADC的輸出直接接到下一級，此時不必考慮轉(zhuǎn)換時間，所以并不影響實(shí)際應(yīng)用結(jié)果。但系統(tǒng)內(nèi)嵌式ADC都會遇到這種問題，所以，在測量系統(tǒng)內(nèi)嵌式ADC時，需要注意的問題之一就是需要仔細(xì)設(shè)置寫讀轉(zhuǎn)換時間，否則會由于設(shè)置時間的不當(dāng)而帶來測量誤差。

3 結(jié)論

本文針對系統(tǒng)芯片內(nèi)嵌式模數(shù)轉(zhuǎn)換器的測試方法進(jìn)行了介紹，基于Gemini500驗(yàn)證測試系統(tǒng)，文中具體對測試夾具的開發(fā)和測試向量中控制矢量的時序關(guān)系進(jìn)行了介紹。在測試夾具和測試程序開發(fā)完成后，對于內(nèi)嵌式ADC，需要認(rèn)真設(shè)置ADC輸出的寫讀轉(zhuǎn)換時間，這是在內(nèi)嵌式ADC測試過程中需要注意的重要問題，在以上準(zhǔn)備基礎(chǔ)上，得到了內(nèi)嵌式ADC的測試結(jié)果，結(jié)果證明，本文所介紹的內(nèi)嵌式ADC的測量方法可行，而且測量結(jié)果與預(yù)計結(jié)果相符，證明了測試的正確性。對于一般性的內(nèi)嵌式IP核的測試具有重要的借鑒意義和參考價值。

[1]Zorian Y, Marinissen E J , Dey S. Testing embedded core based system chips [A]. IEEE Int Test Conf[C].Washington D C , USA. 1998. 130-143.

[2]Whet sel L. An IEEE 1149. 1 based test access architecture for ICs with embedded cores [A]. Int Test Conf [C]. Washington D C , USA , 1997. 69-78..

[3]Rochit Rajsuman, System-on-a-Chip:Design and Test,Artech House,2000.

[4]Samiha Mourad,Principle of Testing Eectronic Systems,John Wiley &Sons,Inc.,2000,377-399.