屈凌翔，單悅爾，楊 兵

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

基于CPLD的ARINC429總線接口系統(tǒng)設計

屈凌翔，單悅爾，楊 兵

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

文章首先簡單介紹了ARINC429航空總線的應用背景和總線傳輸協(xié)議的基本內(nèi)容。然后根據(jù)ARINC429航空總線標準的要求，提出一種基于ACTEL公司CPLD的透明數(shù)據(jù)傳輸系統(tǒng)方案。在QUARTUSⅡ和MODELSIM的設計平臺上，該系統(tǒng)成功實現(xiàn)12路ARINC429信號接收和4路ARINC429信號發(fā)送的功能，每個通道都包括32×8的數(shù)據(jù)FIFO，ARINC429字長為32位，主機接口采用16位，429數(shù)據(jù)速率支持12.5 kbps與100 kbps，數(shù)據(jù)傳輸實時可靠，能較好地滿足ARINC429通信系統(tǒng)的要求。該電路系統(tǒng)采用正向設計，Verilog HDL硬件語言描述，ACTEL公司A3P250VQG100I實現(xiàn)，規(guī)模十四萬門左右，采用VQFP100封裝，雙電源設計，功耗低至0.4W，能較好地滿足工業(yè)級電路系統(tǒng)低功耗的設計要求。

ARINC429總線；接收發(fā)送系統(tǒng)；透明傳輸；復雜可編程邏輯器件

1 前言

ARINC429數(shù)據(jù)總線是美國航空無線電公司制定的一種民用航空標準數(shù)據(jù)總線。它作為波音、空中客車、麥道等飛機上機載計算機及導航設備之間信息交聯(lián)的主要總線，在我國民用、軍用飛機上也被普遍采用。通常ARINC429總線數(shù)據(jù)傳輸?shù)慕涌陔娐吩O計都是采用專用芯片實現(xiàn)的，這就使接收發(fā)送的通道數(shù)量和儲存數(shù)據(jù)的緩存受到限制，并且價格昂貴，尤其不適用于需要備份關鍵數(shù)據(jù)的系統(tǒng)。本設計利用CPLD內(nèi)部豐富的資源，可以增加數(shù)據(jù)通路，并且使存儲容量得到很大提高，同時有效地縮小系統(tǒng)體積，降低成本。模塊化設計也使系統(tǒng)的配置靈活度有很大提高。

2 ARINC429總線傳輸協(xié)議

ARINC429 數(shù)字信息傳輸規(guī)范闡述了通過一對屏蔽雙絞線（數(shù)字數(shù)據(jù)總線）從一個端口向其他系統(tǒng)和設備以串行方式傳輸數(shù)字數(shù)據(jù)信息的方法。系統(tǒng)規(guī)定，在一對傳輸線上，不允許雙向傳輸數(shù)據(jù)信息。系統(tǒng)所傳輸?shù)臄?shù)據(jù)或者是采用二進制表示法（BNR）編碼的，或者是采用二一十進制（BCD一二進制編碼的十進制）表示法編碼，而且字母和數(shù)字是根據(jù)ISO-5字母編碼發(fā)送的。這種由源系統(tǒng)提供的數(shù)據(jù)具有很高的速率，所以能保證數(shù)據(jù)更新值的微小變化。傳輸是按“開環(huán)”（數(shù)據(jù)單向流動）方式進行，奇偶校驗位（第32位）作為每個數(shù)字字的一部分來發(fā)送，以便數(shù)據(jù)接收端進行簡單的勘誤和數(shù)據(jù)合理性檢驗，這樣可防止顯示錯誤或可疑的數(shù)字字。

ARINC429的發(fā)送速度有100kbps和12.5kbps兩種，在同一總線不得將兩種速度混用，采用了雙極回零調(diào)制，發(fā)送出去的脈沖有三個電平，即高電平（+15V），0電平（0V）、低電平（-15V）。高電平為邏輯1。字與字之間以一定間隔（4位）分開，此間隔作為字同步。數(shù)據(jù)傳輸是以電脈沖形式發(fā)送的，一個電脈沖就是1位。1個數(shù)字字（32位）被分為5段，即標志碼（label），第1～8位，源/目的地識別碼（SDI）；第9～10位：數(shù)據(jù)區(qū)（data）；第11～29位：符號狀態(tài)位（SSW）；第30～31位：奇偶校驗位（parity）；第32位。

3 多通道ARINC429總線接口系統(tǒng)設計

該系統(tǒng)提供有ARINC429標準航空串行數(shù)據(jù)和16bit寬數(shù)據(jù)總線：包括4個獨立發(fā)送通道、12個獨立接收通道和可選擇操作方式的可編程控制器。每個發(fā)送器電路包括一個發(fā)送緩存器和一個邏輯控制器，發(fā)送緩存器是一個8×32bit的FIFO，而控制邏輯則允許主機給發(fā)送器寫數(shù)據(jù)塊，并通過主機使能發(fā)送器使該數(shù)據(jù)塊自動發(fā)送出去。而每一個接收通道包括一個接收緩沖器和一個控制邏輯，接收緩存器是一個8×32bit的FIFO，控制邏輯則完成對接收數(shù)據(jù)的檢測并同時使能主機是否進行讀取操作。系統(tǒng)還支持中斷工作方式，支持100kbps和12.5kbps串口數(shù)據(jù)速率，QFP100封裝，電源電壓3.3V，內(nèi)核電壓1.5V，采用ACTEL公司的A3P250VQG100I器件實現(xiàn)。系統(tǒng)功能實現(xiàn)框圖如圖1所示，系統(tǒng)主要由發(fā)送數(shù)據(jù)編碼器、接收數(shù)據(jù)譯碼器、發(fā)送緩沖器、接收緩沖器、系統(tǒng)時序控制器、控制和標志寄存器以及主機接口控制器組成。

3.1 時鐘產(chǎn)生電路

將系統(tǒng)輸入的10MHz時鐘信號10MCLK分頻成內(nèi)部電路需要的100kHz時鐘、12.5kHz時鐘、200kHz時鐘、25kHz時鐘、200k×25Hz時鐘、25 k×16Hz時鐘，供內(nèi)部各個功能部分分別使用。

3.2 發(fā)送部分電路

發(fā)送通道包括數(shù)據(jù)間隔產(chǎn)生器、發(fā)送器定時器、中斷產(chǎn)生器、輸出移位寄存器和數(shù)據(jù)編碼器等電路（如圖2所示）。其中外部模塊8×32bit FIFO可由用戶進行操作（如裝載、使能、非使能等）。首先主機接口控制器通過FIFO地址選通在FIFO不為滿的情況下把32bit的ARINC數(shù)據(jù)并行裝載入FIFO中，當FIFO滿時則禁止繼續(xù)寫入數(shù)據(jù)。而當數(shù)據(jù)發(fā)送信號有效時（由主機控制字控制）則FIFO移位時鐘被激活，數(shù)據(jù)被串行移到發(fā)送器驅(qū)動器上，當FIFO數(shù)據(jù)發(fā)送完為空時則產(chǎn)生中斷通知主機繼續(xù)數(shù)據(jù)的寫入，繼續(xù)新一輪的數(shù)據(jù)發(fā)送。

基本工作流程為：首先是當FIFO為空時通知主機把一組數(shù)據(jù)寫入FIFO，然后主機寫入發(fā)送命令后發(fā)送通道依次讀出數(shù)據(jù)，最后按照ARINC429字數(shù)據(jù)格式整理數(shù)據(jù)并按從低位到高位的順序發(fā)送出去；當發(fā)送完一組數(shù)據(jù)后發(fā)送狀態(tài)寄存器自動清零，并產(chǎn)生FIFO空中斷通知主機把另一組數(shù)據(jù)寫入FIFO，再次寫入發(fā)送命令把數(shù)據(jù)發(fā)送出去。

3.3 接收部分電路

接收通道包括接收器定時器、數(shù)據(jù)時鐘、同步檢測器、數(shù)據(jù)譯碼器、奇偶校驗控器、SDI校驗器、輸入數(shù)據(jù)寄存器等電路（如圖3所示）。其中外部模塊8×32bit FIFO可由用戶進行操作（如讀取、使能、非使能等）。如果新數(shù)據(jù)到了，首先進行同步處理判斷，如判斷同步則進行接收數(shù)據(jù)并進行奇偶校驗，如果數(shù)據(jù)沒有錯誤則被寫入FIFO。而當FIFO為滿標志時則禁止接收通道進行寫入；只要FIFO有數(shù)據(jù)則產(chǎn)生中斷以通知主機進行讀取，而當FIFO為空時中斷自動消失。

基本工作流程為：首先是進行數(shù)據(jù)同步檢測，如果成功則進行數(shù)據(jù)的各種校驗處理（奇偶校驗/字間隔校驗），如果同步檢測和數(shù)據(jù)校驗都沒有問題則把接收到的數(shù)據(jù)寫入FIFO并產(chǎn)生中斷通知主機讀取，否則將繼續(xù)檢測數(shù)據(jù)同步信號或者丟棄錯誤數(shù)據(jù)轉(zhuǎn)而重新進行數(shù)據(jù)的接收處理。當FIFO為滿時將禁止接收通道寫FIFO，F(xiàn)IFO為空時也禁止主機進行讀取操作。

3.4 代碼設計與實現(xiàn)

電路設計采用Verilog HDL硬件描述語言編寫，在ACTEL公司的A3P250VQG100I器件中實現(xiàn)（如圖4所示）。

代碼描述部分如下：

ARINC429系統(tǒng)CPLD實現(xiàn)電路端口順序描述如圖5所示，采用QFP100封裝，電源電壓3.3V，內(nèi)核電壓1.5V。

4 結(jié)束語

該數(shù)據(jù)傳輸系統(tǒng)采用了時鐘使能設計方案，在QUARTUSⅡ和MODELSIM的設計平臺上，成功實現(xiàn)了4發(fā)12收的ARINC429總線接口電路，該電路可同時在多個通道下獨立地傳輸兩種總線數(shù)據(jù)。同時該系統(tǒng)還具有良好的可靠性、通用性和可擴展性，實用價值很高。

［1］徐景碩．基于8位單片機的ARINCA29總線接口[J]．電子技術，2001，(8)：29-31．

［2］王六順，劉文波，黨萬勝，等．基于DSP的ARINC429通信板的研制[J]．電子技術應用，2000，26(12)：47-49．

［3］DEI公司．DEI1016 datasheet[S]．2000．

［4］宋萬杰，羅豐，吳順君．CPLD技術及其應用[M]．西安：西安電子科技大學出版社，1999．193-198．

The Design of ARINC429 Bus-interface System Based on CPLD

QU Lin-xiang , SHAN Yue-er, YANG Bing
（China Electronic Technology Group Corporation No.58Research Institute,Wuxi214035,China）

The paper introduces the application background of ARINC429 bus and the base content of the protocol. Then a scheme of a transparent data transmission system in accordance with ARINC429 bus standard is proposed based on CPLD，in which twelve input-channels and four output-channels of ARINC429 have been realized by the EAD platform of quartus and modelsim. Each channel includes 32×8 bits FIFO and sustains 12.5kbps and 100kbps data rate. This system still holds a 16-bit-host-interface and ARINC429 word is 32 bits. The data can be transmitted reliably in real-time,and it has been demonstrated that the scheme has fulfilled requirements of ARINC429 communication system quite wel1. The system is realized by Verilog HDL in the device A3P250VQG100I of ACTEL,which includes 400 thousand gates and is packeged by VQG100.The industrial system uses double powers in accordance with low-power-design, therefore its power-consume is only 0.4W.

ARINC429 bus; receiving/transmitting system; transparent transmission; CPLD

TN402

A

1681-1070（2010）09-0024-04

2010-06-29

屈凌翔（1981-），男，浙江人，畢業(yè)于電子科技大學，現(xiàn)在中國電子科技集團公司第58研究所九部從事大規(guī)模集成電路設計與研究工作。