雷 鳴

西北工業(yè)大學(xué)04級通信與網(wǎng)絡(luò)技術(shù)6班，陜西西安 710072

基于CPLD的數(shù)字液晶屏驅(qū)動設(shè)計(jì)

雷 鳴

西北工業(yè)大學(xué)04級通信與網(wǎng)絡(luò)技術(shù)6班，陜西西安 710072

著重介紹了基于CPLD來設(shè)計(jì)產(chǎn)生數(shù)字液晶屏驅(qū)動時序和整個系統(tǒng)控制電路。同時采用CPLD驅(qū)動數(shù)字液晶屏,提高了圖像質(zhì)量，降低了干擾。使用結(jié)果表明：該硬件電路結(jié)構(gòu)簡單、成本低廉、可靠性高、功耗較低,并滿足了工程項(xiàng)目小型化的要求。

數(shù)字液晶屏；CPLD；驅(qū)動電路；硬件描述語言

0 引言

近年來，LCD液晶屏在很多領(lǐng)域顯示出其廣闊的應(yīng)用前景。從接口方式來分類，可分為數(shù)字接口和模擬接口。模擬接口相對簡單，但顯示的質(zhì)量有限，達(dá)不到真彩效果。數(shù)字接口比較復(fù)雜，但顯示的色彩逼真。目前市場上主要是STN 型彩色液晶屏（俗稱偽彩屏）和TFT 型彩色液晶屏（俗稱真彩屏）。如何驅(qū)動液晶屏顯示就擺在了廣大設(shè)計(jì)者的面前，隨著大規(guī)?？删幊踢壿嬈骷牟粩嘤楷F(xiàn)，采用CPLD（復(fù)雜可編程邏輯器件）來完成這個高速、復(fù)雜控制成為可能。本文正是針對這一設(shè)計(jì)理念，設(shè)計(jì)出了基于CPLD的數(shù)字液晶屏驅(qū)動控制電路，并在企業(yè)中得以應(yīng)用。使用結(jié)果表明：本文所提出的方法，具有一定的實(shí)用參考價值。

1 系統(tǒng)設(shè)計(jì)方案

系統(tǒng)整體設(shè)計(jì)方案如圖一所示，CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點(diǎn)，在超高速領(lǐng)域和時序控制方面有非常廣泛的應(yīng)用[1]，本文中CPLD采用Altera公司的EPM240，它是MAX ? II器件系列產(chǎn)品之一。MAX ? II器件系列是一種非易失型、即用型可編程邏輯系列，它采用了一種突破性的新型CPLD架構(gòu)。這種新型架構(gòu)的成本是原先MAX 器件的一半，功耗是其1/3，密度是其4倍，性能卻是其兩倍。MAX II CPLD是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件。基于成本優(yōu)化的0.18μm6層金屬Flash工藝，MAX II器件系列具有CPLD所有的優(yōu)點(diǎn)，例如非易失性、即用性、易用性和快速傳輸延時性。采用TQFP封裝的EPM240共有100個引腳，其中I/O口有80個，供用戶使用。內(nèi)部共有240個宏單元供用戶使用，提供給用戶的程序存儲器空間是8K。如此豐富的資源，可以滿足多種需求。

顯存采用日本TOSHIBA公司的TC51V16165,它是頁存儲模式的DRAM，存儲容量為1M*16位。采用CMOS工藝制造，引腳數(shù)為50，采用TSOP封裝。供電電壓為3.3V，低功耗，讀寫操作簡單，與普通的DRAM一樣，可以進(jìn)行塊操作，提高整體速度和性能。進(jìn)行一次讀寫操作大概需要幾十個納秒，速度非?？欤蓾M足液晶屏顯示的需要。

圖1 系統(tǒng)框圖

液晶屏選用SHARP公司的LQ080V3DG數(shù)字屏，是TFT真彩屏。分辨率為640×480，顯示屏尺寸為8寸。顯示色彩為18位，RGB各占6位，采用3.3V電壓供電[2]。

2 電路設(shè)計(jì)

EPM240做為主控單元，產(chǎn)生液晶屏驅(qū)動所需要的時序信號,并從顯存中讀取要顯示的數(shù)據(jù)送到屏上顯示。圖2為EPM240的控制原理圖，其中DataIn接收來自外部的數(shù)據(jù)，DATA1和DATA2為EPM240和TC51V16165顯存讀寫數(shù)據(jù)的接口，Writing為CPLD編程下載線，對CPLD的編程采用VHDL語言，在Altera公司的QUARTUS Ⅱ 5.0進(jìn)行編程仿真。Altera QuartusII 設(shè)計(jì)軟件是適合單芯片可編程系統(tǒng) (SOPC) 的最全面的設(shè)計(jì)環(huán)境。Altera?Quartus? II 設(shè)計(jì)軟件提供完整的多平臺設(shè)計(jì)環(huán)境，它可以輕易滿足特定設(shè)計(jì)的需要。 它是單芯片可編程系統(tǒng) (SOPC) 設(shè)計(jì)的綜合性環(huán)境。Quartus II 軟件擁有 FPGA 和 CPLD 設(shè)計(jì)的所有階段的解決方案[3]。

圖2 EPM240原理圖

隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和Verilog HDL。VHDL的英文全名是Very High Speed Integrated Circuit Hardware Descirption Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言[4]。采用VHDL產(chǎn)生所需的時序，其中Hsync是液晶顯示時所需要的行頻信號，也就是液晶進(jìn)行行掃描顯示的時候所需要的信號，產(chǎn)生的程序如下：

還有一個重要的顯示信號，就是場頻，即顯示一整屏所需要的時序信號，程序如下：

顯存的原理，主要是存儲液晶屏上要顯示的數(shù)據(jù)，每次可存儲最少一屏的數(shù)據(jù)。進(jìn)行數(shù)據(jù)讀寫的操作時序規(guī)范如表1所示。

表1 TC51V16165 讀寫時序規(guī)范

其中/RAS為行地址選通線，/CAS為列地址選通線，/OE為輸出允許線，/WE為寫信號線[5]。

3 結(jié)論

本文提出了一種實(shí)現(xiàn)數(shù)字LCD液晶屏驅(qū)動的新方法，并實(shí)現(xiàn)了控制電路。由于采用了

新方法，使圖像的對比度更明顯、層次更分明、色彩更逼真。使用CPLD來產(chǎn)生時序和控制電路，提高了系統(tǒng)的集成度，縮短了開發(fā)周期[6].系統(tǒng)抗干擾性能顯著增強(qiáng)。使用結(jié)果表明：本驅(qū)動可外接單片機(jī)、ARM或DSP，處理它們送來的數(shù)據(jù)，組成一個完整的系統(tǒng)，具有一定的實(shí)用價值。

[1]楊恒，李愛國，等.FPGA/CPLD最新實(shí)用技術(shù)指南[M].北 京：清華大學(xué)出版社，2005.

[2]SHARP.LQ080V3DG01 TFT-LCD Datasheet[S].Sharp company,2003.

[3]Altera.Quartus Ⅱ Development Software Handbook [S].Altera company，2006.

[4]盧毅，賴杰.VHDL與數(shù)字電路設(shè)計(jì)[M].北京：科學(xué)出版 社，2001.

[5]TOSHIBA.TC51V16165 Datasheet[S].Toshiba company， 2003.

[6]基于DSP的大尺寸液晶屏驅(qū)動方法的研究.液晶與顯示.

TP2

A

1674-6708（2010）28-0204-02