文張斌 顏回中

（暨南大學(xué)信息技術(shù)研究所，廣東廣州510075）

1.引言

隨著計算機(jī)和通信網(wǎng)絡(luò)的廣泛應(yīng)用，信息的安全性已受到人們的普遍重視。信息安全已不僅僅局限于政治、軍事以及外交等領(lǐng)域，而且也與人們的日常生活息息相關(guān)。現(xiàn)在密碼學(xué)理論和技術(shù)已得到了迅速發(fā)展，它是信息科學(xué)和技術(shù)中的一個重要研究領(lǐng)域。目前隨著密碼分析技術(shù)的不斷發(fā)展，超期服役的DES算法已被攻破，DES密鑰長度為56位，存在密鑰過短的缺陷，3DES是一種由DES衍生出來的算法，雖然增加了密鑰長度，但3DES的加密和解密時間消耗較大。Rijndael數(shù)據(jù)加密算法成為AES算法的標(biāo)準(zhǔn)以來，經(jīng)過多年來的分析和測試，至今沒有發(fā)現(xiàn)AES的明顯缺點，也沒有找到明顯的安全漏洞。標(biāo)準(zhǔn)的商品化CPU和DSP無法跟上數(shù)據(jù)加密算法的計算要求。基于FPGA高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力，并且可以達(dá)到所要求的加密處理性能基準(zhǔn)。

2.算法說明

2.1 算法概要

AES是分組密鑰，算法輸入128位數(shù)據(jù)，密鑰長度也是128位。用Nr表示對一個數(shù)據(jù)分組加密的輪數(shù)。每一輪都需要一個與輸入分組具有相同長度的擴(kuò)展密鑰Expandedkey(i)的參與。由于外部輸入的加密密鑰K長度有限，所以在算法中要用一個密鑰擴(kuò)展程序(Keyexpansion)把外部密鑰K擴(kuò)展成更長的比特串，以生成各輪的加密和解密密鑰。

表1 密鑰長度與Nk，Nr的關(guān)系

Rijndael算法由加密、解密和密鑰編排三個算法組成。加密算法是把明文經(jīng)過Nr+1輪變換得到密文，AES具有128比特的分組長度，對于128，192，256位密鑰長度的Rijndael算法，Nr分別取10，12，14。密鑰編排是對初始密鑰進(jìn)行擴(kuò)展以產(chǎn)生各輪變換所需要的輪密鑰。

2.2 AES密鑰調(diào)度

密鑰調(diào)度包括兩個部分：密鑰擴(kuò)展和輪密鑰選取。密鑰擴(kuò)展是指把Nk比特初始密鑰映射為所謂的擴(kuò)展密鑰，而輪密鑰選取則是從擴(kuò)展密鑰中選擇出Nb比特的輪密鑰。

2.3 以加密為例的輪變換

輪變換由字節(jié)替代、字節(jié)位移、列混合和輪密鑰加法4個模塊組成。字節(jié)代替（ByteSub）變換是一個非線性的字節(jié)代替，它在每個狀態(tài)字上獨立地進(jìn)行運算。代替表（或S盒）是可逆的，且是由兩個變換的合成而構(gòu)造出來的。對于128字節(jié)的密鑰長度的AES輪變換的字節(jié)移位可見圖2。

列混合對狀態(tài)矩陣的列獨立進(jìn)行變換，將狀態(tài)的列看作是有限域GF(28)上的多項式a(x)，與多項式c(x)=03x3+01x2+01x+02相乘(模x4+1)。令b(x)=c(x)×a(x)，寫成矩陣形式為：

3.AES的FPGA實現(xiàn)

由AES原理可以看出，通過FPGA實現(xiàn)AES算法，各部運算可以分解為最基本的查找和異或。

用偽代碼表示的Rijndael加密算法，如提前進(jìn)行密鑰擴(kuò)展，Rijndael加密算法描述可變?yōu)椋?/p>

本設(shè)計是用FPGA實現(xiàn)AES加密/解密。命名為wb_aescom troller.V文件包含數(shù)據(jù)輸入輸出，接口轉(zhuǎn)換，控制；其它的各個模塊均以獨立的V文件描述，如sbox.V文件描述的是字節(jié)替換表模塊（ByteSubstitution，S-盒）。以下以加密為例，詳述其過程。

加密開始時，首先由輸入密鑰開始密鑰擴(kuò)展，由此也決定將要進(jìn)行循環(huán)的輪數(shù)。根據(jù)輸入密鑰長度的不同，進(jìn)行不同輪數(shù)的循環(huán)。首先是執(zhí)行密鑰加(RoundKey-Add)，之后進(jìn)行Nr輪的運算(最后一輪沒有列混合)。

每一輪的開始首先是輪密鑰加(RoundKey-Add)，本設(shè)計中，用了一個128＊8的存儲器，在加密模塊開始時(即數(shù)據(jù)輸入時)同時開始工作，擴(kuò)展后的密鑰存入寄存器組，通過輸入密鑰的長度和計數(shù)器來決定當(dāng)前輸入的、將要進(jìn)行輪密鑰加的128位密鑰。字節(jié)替換(Byte-Sub)用查找表的方式實現(xiàn)。列混合(M ix-Col)主要是XTime和xor運算，可以分為最簡單的xor運算。明文(plaintext)經(jīng)過Nr輪的運算，即得到密文(ciphertext)輸出。

在ModelsimSE6.0軟件仿真平臺上，編譯project里面的所有V文件，經(jīng)仿真，把工程上的測試文件test_bench_top加入wave，仿真輸出波形，可見圖6和圖7所示。

因此，結(jié)合上圖5和圖6，可以發(fā)現(xiàn)384比特的tmo序列的前面128bits被提取為密文；中間128bits作為明文以及加密輸入碼；后面的128bits作為密鑰。仿真輸出后，發(fā)現(xiàn)加密后輸出碼流test_out與ciph一致，從加密碼流再經(jīng)解密的輸出碼流test_out2與最初輸入碼流plain一致，即設(shè)計輸出結(jié)果符合整個設(shè)計要求，AES算法得以實現(xiàn)，結(jié)果正確。

4.結(jié)束語

本文討論了用FPGA實現(xiàn)AES算法的設(shè)計方案，重點詳述了AES算法的原理以及FPGA實現(xiàn)步驟。通過用Verilog語言編寫實現(xiàn)程序，在ModelSim SE6.0軟件平臺上進(jìn)行編譯、仿真，使得以Rijndael數(shù)據(jù)加密算法的AES高級加密標(biāo)準(zhǔn)得到很好的體現(xiàn)。實驗結(jié)果表明，本設(shè)計基于FPGA可編程邏輯器件的實現(xiàn)方法提供了并行處理能力，達(dá)到設(shè)計所要求的加密處理性能基準(zhǔn)。

[1] 夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程（第二版）[M].北京航空航天大學(xué)出版社，2008.

[2] 儲奕鋒.AES算法的FPGA實現(xiàn)[J].開發(fā)研究與設(shè)計技術(shù).2007：191-193.

[3] 張延偉等.VerilogHDL程序設(shè)計實例詳解[M].人民郵電出版社，2008.

[4] 吳鵬，李開成.基于FPGA的Rijndael算法實現(xiàn)的研究[J].計算機(jī)與通信信號.2007(120)：46-48.

[5] 唐金藝.AES算法FPGA實現(xiàn)分析[J].計算機(jī)安全.2008(6)：14-20.

[6] 蘇國強(qiáng)，鄭小平等.基于低成本FPGA的AES算法實現(xiàn)[J].甘肅高師學(xué)報.2009(14)：17-19.

[7] 劉腕，何道君等，F(xiàn)PGA設(shè)計與應(yīng)用[M].清華大學(xué)出版社，2006.