郭紅霞 王 偉 羅尹虹 趙 雯 郭曉強(qiáng) 張科營(yíng)

（西北核技術(shù)研究所 西安 710024）

隨著空間技術(shù)、核動(dòng)力及核武器的發(fā)展，輻射環(huán)境與電子技術(shù)的關(guān)系愈來(lái)愈密切。目前，硅集成電路CMOS IC占集成電路的主導(dǎo)地位，隨著其向深亞微米、超深亞微米方向快速發(fā)展，集成電路的特征尺寸不斷減小，輻射損傷效應(yīng)更為顯著，以往不明顯的效應(yīng)也隨之突出而成為新?lián)p傷因素[1]。抗輻射電子學(xué)已成為一門(mén)綜合性很強(qiáng)的邊緣學(xué)科，發(fā)揮著愈來(lái)愈重要的作用[2]。

隨著器件特征尺寸的減小，導(dǎo)致存儲(chǔ)單元發(fā)生翻轉(zhuǎn)的臨界電荷也減小[3]。電路集成度提高，存儲(chǔ)器的單粒子翻轉(zhuǎn)(Single Event Upsets, SEU)從單位翻轉(zhuǎn)轉(zhuǎn)為多位翻轉(zhuǎn)(Multiple-bit Upsets, MBU)。工作頻率和速度的不斷提高，單粒子瞬態(tài)(Single Event Transient, SET)逐漸成為影響時(shí)序電路和組合電路的主要因素[4]，并限制了數(shù)字電路的工作速度。還出現(xiàn)了更復(fù)雜的單粒子失效模式，如單粒子功能中斷(Single Event Functional Interrupts, SEFI)[5]。不僅空間輻射環(huán)境下工作的電子學(xué)系統(tǒng)會(huì)出現(xiàn)單粒子效應(yīng)，高空和地面工作的系統(tǒng)可靠性也面臨著單粒子效應(yīng)的問(wèn)題，主要是中子和a粒子引起的單粒子效應(yīng)[6,7]。

對(duì)于體硅、SOI(Silicon on Insulator)體硅和SOI MOS工藝，圖1給出了它們的SET和SEU的LET閾值隨器件特征尺寸減小的發(fā)展趨勢(shì)[8]。發(fā)生SEU的LET閾值隨著特征尺寸不斷減小，SET也是如此，小于0.25 mm的體硅對(duì)a粒子較為敏感，SOI工藝在90 nm左右較為敏感[9]。圖2為地面測(cè)量的CMOS SRAMs由中子引起的單粒子軟錯(cuò)誤隨特征尺寸減小的規(guī)律[10]。軟錯(cuò)誤發(fā)生的速率稱為軟錯(cuò)誤率(Soft Error Rates, SER)。通常采用特定時(shí)間內(nèi)的失效次數(shù)(Failure in Time, FIT)描述軟錯(cuò)誤的可靠性問(wèn)題[11]，由圖2，隨著特征尺寸的減小，SER先迅速增加，繼而趨于飽和，再呈略微下降趨勢(shì)。但是對(duì)于單只SRAM器件，由于其集成度大大增加，其SER還是增加的。

圖1 體硅和SOI工藝SET、SEU閾值隨尺寸減小的規(guī)律[12]Fig.1 SET and SEU threshold LET as a function of scaling for bulk and SOI MOS technologies[12.

1 數(shù)字電路的單粒子瞬態(tài)DSET

上世紀(jì)80年代發(fā)現(xiàn)了一種重要的單粒子問(wèn)題，即組合邏輯和嵌入式內(nèi)核邏輯的單粒子效應(yīng)。1984年，Intel的May等用動(dòng)態(tài)故障成像實(shí)驗(yàn)技術(shù)演示了單粒子效應(yīng)從局部擾動(dòng)逐漸擴(kuò)散為大量電路故障的動(dòng)態(tài)過(guò)程[13]。1987年，Koga等[14]報(bào)道了某微處理器ALU中的DSET(Digital Single Event Transient)。此后有許多關(guān)于組合邏輯單粒子效應(yīng)的研究，但多針對(duì)存儲(chǔ)器翻轉(zhuǎn)[15]。90年代后期，組合電路中的單粒子效應(yīng)重獲關(guān)注。研究發(fā)現(xiàn)，隨著器件特征工藝尺寸減小，存儲(chǔ)器和組合邏輯產(chǎn)生的軟錯(cuò)誤率間的比例向后者傾斜，即后者的軟錯(cuò)誤率最終將超過(guò)前者[16]；且時(shí)鐘頻率的增大也會(huì)導(dǎo)致后者的軟錯(cuò)誤增加[17]。2000年以來(lái)，SET現(xiàn)象更大受關(guān)注[18,19]。

圖2 地面測(cè)量的CMOS SRAMs由中子引起的單粒子軟錯(cuò)誤隨特征尺寸減小的規(guī)律[18]Fig.2 Measured terrestrial neutron SER scaling trend for CMOS SRAMs[18].

帶電粒子轟擊電路的敏感節(jié)點(diǎn)，會(huì)產(chǎn)生一個(gè)瞬態(tài)脈沖，如其發(fā)生在組合邏輯節(jié)點(diǎn)并收集足夠的電荷，則會(huì)沿著數(shù)據(jù)通路向下傳播，有可能被下一級(jí)時(shí)序單元鎖存，變?yōu)椤俺志谩毙缘腻e(cuò)誤，此類發(fā)生在組合邏輯節(jié)點(diǎn)的瞬態(tài)脈沖稱為DSET。DSET被下一級(jí)時(shí)序單元俘獲至少須滿足四個(gè)條件[20]：(1)粒子轟擊產(chǎn)生的脈沖具有足夠的寬度和高度，能沿電路傳播；(2)存在一條從被轟擊節(jié)點(diǎn)到下一級(jí)時(shí)序單元的敏化路徑；(3)DSET傳播到下一級(jí)時(shí)序單元時(shí)須滿足該時(shí)序單元建立和保持時(shí)間要求；(4)在同步電路中，DSET須在有效時(shí)鐘沿到達(dá)。

DSET要演變?yōu)闀r(shí)序單元的SEU，須有上述條件(2)的敏化路徑，如無(wú)該敏化路徑，則發(fā)生邏輯屏蔽。此外，DSET在傳播過(guò)程中還有可能發(fā)生衰減、壓縮或者展寬。發(fā)生衰減，是被轟擊節(jié)點(diǎn)處產(chǎn)生的DSET脈沖寬度較小或未達(dá)滿幅度，則其寬度在傳播過(guò)程中不斷減小、高度不斷降低，乃至最終消失；壓縮是 DSET脈沖達(dá)滿幅度但寬度變??；展寬是DSET傳播過(guò)程中保持滿幅度且寬度也在增加[21]。

傳播到下一級(jí)時(shí)序單元輸入的DSET脈沖，可能被該時(shí)序單元鎖存，稱為DSET被“俘獲”。圖3為DSET脈沖俘獲的時(shí)序圖，有最早和最遲俘獲，還有兩個(gè)未俘獲事件。若該時(shí)序單元的有效時(shí)鐘沿為下降沿，過(guò)早或過(guò)遲的DSET脈沖均不被俘獲。通常用敏感窗口(Window of Vulnerability, WOV)描述 DSET 被俘獲概率。WOV＝WDSET–tsetup–thold，其中，WDSET是DSET脈沖寬度，tsetup是建立時(shí)間，thold是保持時(shí)間，DSET被俘獲概率P=WOV/Tclock。

圖3 DSET的俘獲Fig.3 Schematics of DSET capture.

在較高頻率下，先進(jìn)工藝的組合邏輯引起的軟錯(cuò)誤占主導(dǎo)地位。這主要?dú)w因于：

(1) 隨著頻率增大，單位時(shí)間內(nèi)時(shí)鐘沿的數(shù)量增加，SET被俘獲概率也增加。研究表明，DSET引起的軟錯(cuò)誤隨時(shí)鐘頻率增加[22]。對(duì)于當(dāng)代的高頻電路，大部分DSET脈沖都能被俘獲。

(2) 隨著工藝尺寸的縮減，節(jié)點(diǎn)電容減小，電源電壓降低，代表邏輯“高”狀態(tài)的電荷量降低，則相同通量的粒子產(chǎn)生更多的具有足夠高度和寬度的DSET脈沖，導(dǎo)致WOV增大。

(3) 隨著門(mén)延遲的減小，能無(wú)衰減傳播的脈沖寬度和高度均減小。

(4) 在相同LET值下，DSET脈沖寬度和WOV隨著工藝進(jìn)步而增加，器件的軟錯(cuò)誤截面(敏感區(qū)的面積)隨工藝尺寸的縮減而增加。

對(duì)于超深亞微米工藝下，數(shù)字組合電路中的SET脈沖寬度可達(dá)數(shù)百皮秒，如高端CPU和某些集成電路的時(shí)鐘周期為300–500 ps，這樣SET脈沖很易像正常的信號(hào)一樣沿著組合邏輯傳播并被末端的鎖存器捕獲，形成持久錯(cuò)誤[23,24]。

2 質(zhì)子的直接電離作用

隨著器件特征尺寸的減小，存儲(chǔ)器發(fā)生單粒子翻轉(zhuǎn)的臨界電荷減小，SRAM單粒子翻轉(zhuǎn)效應(yīng)更加嚴(yán)重。近期發(fā)現(xiàn)，65 nm和45 nm SRAMs對(duì)低能質(zhì)子直接電離作用造成的單粒子效應(yīng)非常嚴(yán)重[25]。圖4為65 nm IBM SOI SRAM的單粒子翻轉(zhuǎn)截面隨入射質(zhì)子能量的變化，2 MeV以下質(zhì)子的SEU截面數(shù)據(jù)比10 MeV以上質(zhì)子的差不多高兩個(gè)量級(jí)。隨著質(zhì)子能量減小，質(zhì)子直接電離的LET增加，這表明SEU由質(zhì)子的直接電離作用能量損失造成[26]。但是，以往的質(zhì)子單粒子試驗(yàn)中，質(zhì)子能量低于某個(gè)閾值后觀測(cè)不到單粒子翻轉(zhuǎn)效應(yīng)[27](圖5)。

以前的數(shù)字CMOS ICs，質(zhì)子引起的翻轉(zhuǎn)是質(zhì)子非直接電離造成的損傷，即質(zhì)子和IC材料發(fā)生核反應(yīng)而引起的翻轉(zhuǎn)26。但1×105個(gè)質(zhì)子只有一此發(fā)生核反應(yīng)，即使空間環(huán)境的質(zhì)子通量較高，發(fā)生單粒子效應(yīng)的概率也很小。但若質(zhì)子通過(guò)直接電離作用于IC而產(chǎn)生SEU，則低能質(zhì)子直接電離造成的SEU就須予以特別重視[28]。

圖4 65 nm器件隨質(zhì)子能量單粒子翻轉(zhuǎn)截面曲線[29]Fig.4 SEU cross section vs.proton energy for 65 nm SOI SRAMs[29].

圖5 大尺寸器件隨質(zhì)子能量單粒子翻轉(zhuǎn)截面曲線[30]Fig.5 SEU cross section vs.proton energy for sub-micrometer feature sizes[30].

3 粒子能量效應(yīng)和非直接電離

在高能粒子環(huán)境中，CMOS工藝多層布線高Z材料對(duì)集成電路的單粒子效應(yīng)有很大影響[31]。高能質(zhì)子或高能重離子與高Z材料(如鎢)作用產(chǎn)生的次級(jí)粒子在器件敏感區(qū)域沉積能量，加劇了器件的損傷。圖6是兩家美國(guó)實(shí)驗(yàn)室得到的256 Kbit CMOS SRAM 的 SEU模擬實(shí)驗(yàn)數(shù)據(jù)，低能離子由 BNL(Brookhaven National Laboratory)完成，高能離子在TAMU (Texas A&M University)進(jìn)行。高LET截面的數(shù)據(jù)點(diǎn)幾乎重合，但兩實(shí)驗(yàn)室的較低LET(<10 MeV cm2/mg)的曲線都有一個(gè)拖尾，在LET值為1.5 MeV cm2/mg時(shí)，仍測(cè)量到翻轉(zhuǎn)截面。TAMU的實(shí)驗(yàn)數(shù)據(jù)的入射有效LET為3–10 MeV cm2/mg，比BNL的數(shù)據(jù)高近一個(gè)量級(jí)。值得注意的是圖6中低能碳離子(1 MeV/u)結(jié)果，該能量的重離子能穿越數(shù)微米進(jìn)入器件有源區(qū)，但未測(cè)量到翻轉(zhuǎn)效應(yīng)。理論計(jì)算也表明[32]，低于庫(kù)侖勢(shì)壘的1 MeV/u碳離子，并不導(dǎo)致翻轉(zhuǎn)效應(yīng)。

圖6 256 K CMOS SRAM在兩個(gè)不同離子能量模擬源的SEU實(shí)驗(yàn)數(shù)據(jù)[33]Fig.6 Measured SEU cross section in a 256 Kbit SRAM taken with low and high energy heavy ions[33].

Reed R A等[33]研究了加固的4 Mbit SRAM，由于空間環(huán)境的高能離子或質(zhì)子與高 Z材料的核反應(yīng)，導(dǎo)致單粒子翻轉(zhuǎn)出錯(cuò)概率近3個(gè)量級(jí)地高于基于地面實(shí)驗(yàn)的預(yù)估(圖7)，可見(jiàn)核反應(yīng)對(duì)ICs的空間軌道失效有重要影響。實(shí)際空間軌道測(cè)量和改進(jìn)后模型預(yù)估結(jié)果較為一致，而傳統(tǒng)的預(yù)估方法與實(shí)際空間軌道測(cè)量的結(jié)果相差近500倍。傳統(tǒng)的預(yù)估模型高估了器件的單粒子能力[34]。

圖7 預(yù)估方法計(jì)算結(jié)果與實(shí)際觀測(cè)結(jié)果的比較[34]Fig.7 Comparisons of observed SEU rate with predicted results[34].

較高 LET的二次粒子引起的翻轉(zhuǎn)概率可能大于比入射重離子，對(duì)傳統(tǒng)的處理單粒子翻轉(zhuǎn)實(shí)驗(yàn)數(shù)據(jù)的方法必須修正。有效LET值的概念應(yīng)作重新評(píng)價(jià)，因?yàn)槎瘟Ｗ硬蛔裱c入射角度的余弦定律[35]須建立新的方法分析以處理重離子數(shù)據(jù)。例如，應(yīng)以能量、入射角度、垂直入射LET為函數(shù)，而不能籠統(tǒng)地用有效 LET值來(lái)代替所有概念。有效 LET值概念驗(yàn)證、基于直接電離的單一靈敏體積LET分布函數(shù)，對(duì)現(xiàn)有的重離子翻轉(zhuǎn)出錯(cuò)率的預(yù)估方法有直接影響。正確的預(yù)估空間軌道的翻轉(zhuǎn)率須考慮重離子的核反應(yīng)效應(yīng)，需完成大量的多能量點(diǎn)的模擬實(shí)驗(yàn)，并開(kāi)展核物理粒子輸運(yùn)模擬計(jì)算來(lái)確定二次粒子的分布。

4 單粒子功能中斷

隨著集成電路的復(fù)雜化，出現(xiàn)了單粒子功能中斷的失效模式SEFI。這需對(duì)器件進(jìn)行重新配置或重新加固，才能使電路從SEFI恢復(fù)正常。SEFI的類型劃分也因電路名目繁多而趨于復(fù)雜。以基于SRAM 的 FPGAs為例[36]，Virtex-II至少包括三種SEFI失效模式：重新上電Power-on-set (POR) SEFI、SelectMAP (SMAP) SEFI和幀地址寄存器(Frame Address Register, FAR) SEFI。Virtex-IV出現(xiàn)了至少六種失效模式[13]，即上述三種模式加上全局信號(hào)Global Signal SEFI、回讀 Readback SEFI和刷新Scrub SEFI。在軌衛(wèi)星由SEFI引起的失效概率雖然較低，但其一旦出現(xiàn)，就非常致命[37]。

5 化合物半導(dǎo)體器件與其他

化合物半導(dǎo)體器件具有很好的抗總劑量特性，因?yàn)樗鼈儧](méi)有柵或隔離氧化層，一般認(rèn)為化合物半導(dǎo)體器件對(duì)總劑量效應(yīng)是免疫的。但與硅器件相比，化合物半導(dǎo)體器件對(duì)單粒子效應(yīng)更敏感：后者的放大機(jī)制導(dǎo)致器件電荷收集效率更高，另外，它們一般是高速、高頻器件，SET也更敏感[38]。

預(yù)計(jì)碳基納米電子學(xué)，如碳納米管(Carbon Nanotubes, CNTs)或石墨器件對(duì)單粒子效應(yīng)可能不敏感，這結(jié)論當(dāng)需數(shù)據(jù)支持。但是，碳基器件與其它芯片集成使用，如用CMOS電路作為其輸入、輸出和驅(qū)動(dòng)等，則此類集成芯片的單粒子效應(yīng)還取決于所用CMOS工藝的外圍電路的抗單粒子能力[39]。

有可能替代 CMOS閃存的相變存儲(chǔ)器(Phase Change Memories, PCM)和磁性非揮發(fā)性存儲(chǔ)器(Magnetic Non-volatile Memories, 或Magnetoresistive Random Access Memory, MRAM)的抗總劑量能力良好，抗單粒子能力也很強(qiáng)[40]。但與碳基器件一樣，其抗輻射能力取決于所用CMOS工藝的外圍電路的抗輻射能力。

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