黃 蘊，高向東

（中國電子科技集團公司第58研究所，江蘇 無錫214035）

1 引言

由于微電子技術(shù)領(lǐng)域的不斷創(chuàng)新，使半導(dǎo)體器件能夠以每三年集成度翻兩番、特征尺寸成倍縮小的速度持續(xù)發(fā)展幾十年。集成電路工藝中的特征尺寸更小，集成密度更高，集成電路材料趨于多元化，集成的元件種類更多，集成的系統(tǒng)更為復(fù)雜、龐大，集成電路的功能更為完善和強大，集成系統(tǒng)的功耗更低，成為微電子工業(yè)基本發(fā)展趨勢。目前微電子技術(shù)已經(jīng)發(fā)展到了一個關(guān)鍵的時期，系統(tǒng)芯片（System On A Chip）是21世紀微電子技術(shù)發(fā)展的重點。SOC是從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來，在單個（或少數(shù)幾個）芯片上完成整個系統(tǒng)的功能，它的設(shè)計必須是從系統(tǒng)行為級開始的自頂向下（Top-Down）的。很多研究表明，與IC組成的系統(tǒng)相比，由于SOC設(shè)計能夠綜合并全盤考慮整個系統(tǒng)的各種情況，可以在同樣的工藝技術(shù)條件下實現(xiàn)更高性能的系統(tǒng)指標。與采用常規(guī)IC方法設(shè)計的芯片相比，采用SOC設(shè)計方法完成同樣功能所需要的晶體管數(shù)目約可以降低l～2個數(shù)量級。雖然SOC將帶來許多市場新契機，不過，隨著晶片集成度的提高與系統(tǒng)架構(gòu)落實于晶片層次，不論在設(shè)計方法學(xué)、晶圓制程、封裝、測試等方面，都面臨著極大的挑戰(zhàn)。SOC制造設(shè)計必須克服不同電路區(qū)塊不同制程兼容性的問題，其中較簡單的是邏輯電路間的整合，難度較高的是模擬電路與邏輯電路間的整合，最難的是邏輯電路與記憶體間的整合，特別是嵌入D RA M的情況。動態(tài)隨機存取記憶體（DRAM）的核心記憶單位是1T1C（1個電晶體搭配1個電容器），DRAM的元件設(shè)計在市場激烈競爭之下正快速地向高密度、高容量方向發(fā)展。

在元件面積快速縮小的趨勢下，每一個記憶體單位工作所需的電容卻大致維持不變。如何能夠在單位元件面積不斷減小的同時，設(shè)計出電容相當?shù)碾娙萜鳎刺岣唠娙菝芏龋┦荄RAM技術(shù)中最重要的挑戰(zhàn)之一。在百萬位元（Mega Bit）記憶體之前的電容器大多是屬于平面式設(shè)計，基板面積受限于元件平面面積。進入4Mb之后，傳統(tǒng)的平面式電容器已無法儲存足夠的電荷，電容器的設(shè)計進入三維立體時代。其中最主要的兩股主流是堆迭式電容器及深槽式電容器。前者以增加基板單位面積的表面積及高介電系數(shù)材料（Ta2O5、BST、Al2O3）的研發(fā)為主，后者則直接在底材下方挖掘深槽以增加元件面積。兩種不同的技術(shù)各有其優(yōu)缺點，并且都已證實可以應(yīng)用在十億位元（Giga Bit）以后的記憶體制造。

本文介紹了一種基于深槽介質(zhì)工藝制作高密度電容的技術(shù)，制作流程完善，電容耐壓性能優(yōu)良。對于深寬比約為20、介質(zhì)層結(jié)構(gòu)為ONO的深槽電容，其電容密度是相同平面面積的平面電容的20倍。同時改變深寬比、介質(zhì)層結(jié)構(gòu)還可以得到不同的電容密度。

2 工藝概述與實驗

通過DRIE（Deep Reactive Ion Etching）方式直接腐蝕到Si襯底，以物理方式形成深槽。技術(shù)重點與難點是深槽的形貌和介質(zhì)的填充效果。本文采用深槽介質(zhì)工藝的主要流程如下：硅片→清洗→PESiO2淀積→Hard Mask光刻/腐蝕→深槽刻蝕→全剝SiO2→N+下電極形成→ONO生長→上電極淀積→光刻/腐蝕→電性能測試（電容、擊穿等）。完成后的電鏡照片如圖1所示。

2.1 深槽刻蝕

深槽刻蝕技術(shù)以hard mask（SiO2）作為刻蝕的掩蔽層，以硅刻蝕和聚合物淀積周期性交替進行為基礎(chǔ)，對硅進行各向異性刻蝕。由于其工藝自身特點，所以工藝過程中需要刻蝕性氣體和Polymer淀積性氣體周期性交替通入反應(yīng)腔中。其剖面形貌陡直，側(cè)壁光滑，與晶體表面的夾角小于85°，且溝槽底部是圓弧形的。如有尖角形狀則可能導(dǎo)致氧化期間產(chǎn)生過度的應(yīng)力并使氧化層產(chǎn)生重要缺陷導(dǎo)致?lián)舸╇妷旱秃吐╇姷葐栴}。深槽剖面見圖2。

2.2 電容介質(zhì)的生長

介質(zhì)層的質(zhì)量直接影響電容的性能。由于深槽刻蝕后其槽的深/寬比特別大，給介質(zhì)的形成帶來了難度。既要有和側(cè)壁良好黏附性的要求，又必須滿足均勻性的要求。實驗采用低溫摻氮氧化+LPSIN+TEOS 形成ONO的介質(zhì)層。圖3是該ONO結(jié)構(gòu)的TEM 結(jié)果。

2.3 電容上電極填充

由于深槽的深/寬比特別大，所以上電極的選擇非常重要，必須滿足良好的黏附性，淀積時不產(chǎn)生空洞。因為空洞可能會帶來沾污，從而影響器件的性能；同時，空洞可能會在后續(xù)的工藝中暴露出來，引起金屬的斷條。

從理論上講選用低溫低壓工藝有利于填充狹窄的深槽，有助于消除任何可能的應(yīng)力以及由高溫帶來的形變問題。故選用LPPOLY和In Situ Doping Poly（ISDP）進行填充實驗對比。圖4 是不同填充結(jié)果的比較，可以看到選用ISDP填充完好，而且ISDP 淀積與摻雜同步完成。

3 實驗結(jié)果

圖5、圖6 是采用上述方法制作的深槽介質(zhì)電容的耐壓與電容值。從圖中可以看到深槽電容耐壓大于25V且穩(wěn)定，漏電極低。其電容密度是相同面積的平面電容的20倍。

4 結(jié)論

本文介紹了一種基于深槽介質(zhì)工藝制作高密度電容的技術(shù)。采用特殊的深槽刻蝕、ONO介質(zhì)、ISDP填充工藝制作的深槽電容，其電容密度高，是相同面積平面電容的20倍；性能優(yōu)異，電容耐壓達25V，漏電極低。

本文所介紹的高密度深槽電容重復(fù)性、穩(wěn)定性好，采用這種電容結(jié)構(gòu)的SOC芯片良率可以達到90%以上。

［1］Sugawara M, Stansfield B L. Plasma Etching Fundamentals and Applications [M]. Oxford University Press,1998

［2］H. Koyanagi. N.ovel High Density, Stacked Capacitor MOS RAM[J].IEDM Tech,1978:348-351.