郭　聳　武俊鵬　付小晶

文章編號：1672-5913(2009)08-0099-02

摘要：本文針對計算機硬件課程抽象、難于理解以及學生對其興趣不高等現(xiàn)狀，給出了基于FPGA的交通燈控制器實驗設(shè)計，將生活中的實際應(yīng)用與學生所學的硬件理論知識聯(lián)系起來，極大程度地激發(fā)了學生對計算機硬件知識學習的興趣，促進了硬件課程教學的順利進行。

關(guān)鍵詞：交通燈控制器；FPGA；VHDL；實驗項目研究

中圖分類號：G642

文獻標識碼：B

1引言

計算機硬件課程是高等院校計算機科學與技術(shù)專業(yè)的必修課，這些課程比較抽象，難于理解，因此實驗教學起著至關(guān)重要的作用。學生通過實驗可以對比較抽象的元器件及硬件電路加深理解。同時一些學生對計算機硬件的學習不感興趣，認為硬件課程用途不大。針對這些，本文給出了基于FPGA的交通燈控制器實驗項目設(shè)計，將生活中的實際應(yīng)用與學生所學的硬件理論知識聯(lián)系起來，讓學生感到學有所用，極大程度地激發(fā)了學生對計算機硬件知識學習的興趣，從而促進了硬件課程教學的順利進行。

可編程器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。由于可編程器件可以通過軟件編程對硬件的結(jié)構(gòu)和工作方式進行重構(gòu)，使得硬件的設(shè)計如同軟件設(shè)計那樣快捷方便。通常使用硬件描述語言，進行數(shù)字電子系統(tǒng)設(shè)計。用軟件設(shè)計方法來完成硬件電路的設(shè)計，非常容易上手，消除了學生對硬件實驗的畏懼感。

本實驗使用VHDL語言進行設(shè)計，采用自頂向下的設(shè)計方法，容易讓學生理解和掌握。

2實驗相關(guān)技術(shù)與開發(fā)環(huán)境

2.1FPGA技術(shù)

FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進一步降低，F(xiàn)PGA還將進入更多的應(yīng)用領(lǐng)域。

2.2QuartusII開發(fā)環(huán)境

Altera的QuartusII設(shè)計軟件提供一個非常容易適應(yīng)特定設(shè)計所需要的完整的多平臺設(shè)計環(huán)境。它是一個可編程片上系統(tǒng)(SOPC)設(shè)計的綜合性環(huán)境。QuartusII軟件包括FPGA設(shè)計所有階段的解決方案。其設(shè)計流程包括設(shè)計、綜合與適配、仿真測試、優(yōu)化設(shè)計和編程下載等。

2.3VHDL語言

VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)超高速集成電路硬件描述語言是IEEE的工業(yè)標準硬件描述語言。VHDL具有極強的描述能力，是最具推廣前景的硬件描述語言(HDL)。

VHDL具有如下優(yōu)點：

(1) VHDL是一門標準化語言，它是一種通用優(yōu)化設(shè)計程序語言，已被電子設(shè)計界公認為標準的設(shè)計語言。

(2) VHDL是一門設(shè)計輸入語言，它可將復雜的硬件電路運行過程以源程序的形式輸入到數(shù)字電路設(shè)計系統(tǒng)中，進行系統(tǒng)仿真、自動綜合。

(3) VHDL是一門網(wǎng)表語言，它的語言結(jié)構(gòu)使它可在計算機的設(shè)計環(huán)境中，是不同設(shè)計工具間相互通訊的一種低級格式，即生成的門級網(wǎng)表文件，可相互替換、兼容。

(4) VHDL是一門測試語言，VHDL 在進行數(shù)字電路設(shè)計描述的同時，建立測試基準，對所設(shè)計的數(shù)字電路進行功能模擬和仿真，以驗證所設(shè)計電路是否滿足功能與時序需求。

(5) VHDL是一門可讀性語言，既可被計算機接受，也易被人所理解，它具有良好的可讀性，易于修改和發(fā)現(xiàn)錯誤。

3實驗設(shè)計

3.1實驗預期目標

在兩條干道的匯合點形成十字交叉路口，假設(shè)東西方向為主干道，南北方向為支干道。為確保車輛安全，迅速地通行，在交叉道口的每個入口處設(shè)置了紅，綠，黃色信號燈。

實驗具體要求如下：

(1) 主干道綠燈亮時，支干道紅燈亮，反之亦然。兩者交替通行，主干道每次放行T1s，支干道每次放行T2s。每次由綠燈變?yōu)榧t燈的過程中，黃燈亮T3s作為過渡。這里要求主干道放行時間要大于支干道的放行時間，即T1s＞T2s。

(2) 能實現(xiàn)正常的倒計時顯示功能。

3.2實驗設(shè)計方案

交通燈控制器原理框圖如圖1所示，包括主控制器模塊、置數(shù)模塊、定時計數(shù)模塊和譯碼器模塊。主控制器模塊是交通燈控制器的核心部分。置數(shù)模塊將交通燈的點亮時間預置到置數(shù)電路中，定時計數(shù)模塊以秒為單位倒計時，當計數(shù)值減為零時，主控電路改變輸出狀態(tài)，電路進人下一個狀態(tài)的倒計時。

圖1 交通燈控制器原理框圖

3.2.1主控制器模塊

依設(shè)計要求，可畫出交通燈點亮規(guī)律的狀態(tài)轉(zhuǎn)換表，如表1所示。

為了提高學生的獨立自主創(chuàng)新能力，給學生更多的設(shè)計和發(fā)揮空間，教師只是做適當?shù)囊龑?，讓學生根據(jù)狀態(tài)圖自行完成主控制器模塊的設(shè)計及其VHDL實現(xiàn)。這樣可以更大程度地鍛煉學生設(shè)計能力。

表1 交通燈點亮規(guī)律狀態(tài)轉(zhuǎn)換表

3.2.2置數(shù)模塊，定時計數(shù)模塊，譯碼模塊

由于要進行T1s，T2s，T3s三種定時，本實驗采用一個置數(shù)模塊由主控制器模塊輸出的信號對定時時間的選擇進行控制。

定時計數(shù)模塊采用倒計時的方式，由主控制器模塊輸出的信號控制定時的開始，定時時間結(jié)束時輸出定時時間結(jié)束信號到主控制器模塊，通過主控制器模塊控制交通燈的開、閉。

譯碼模塊對定時計數(shù)模塊輸出的信號進行譯碼，輸出譯碼信號；并與數(shù)碼管相連，由數(shù)碼管顯示器顯示當前計數(shù)值。

3.2.3頂層原理圖設(shè)計

本實驗的各個模塊要求學生用VHDL語言來編程實現(xiàn)，總系統(tǒng)則可以采用原理圖實現(xiàn)，學生可以把各個模塊定制成元器件，然后再把各個器件相連組成交通燈控制系統(tǒng)。整個過程中，教師只是給出實驗要求和設(shè)計思路，其他的工作都是由學生自主完成，可以極大程度培養(yǎng)學生的獨立思考、自主創(chuàng)新和實踐動手能力。

4結(jié)束語

本文根據(jù)學院具備的實驗器材，設(shè)計了基于FPGA的交通燈控制器實驗系統(tǒng)。該實驗鍛煉了學生的實踐動手能力，加深了學生對理論知識的理解。同時，該實驗將實際應(yīng)用與學生所學的專業(yè)知識緊密地聯(lián)系起來，使學生感到學有所用，極大程度地激發(fā)了學生的積極性和主動性，增強了學生學習的自主性和實戰(zhàn)性。

參考文獻：

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