袁金鳳　陳文藝　李　凱

摘 要：CCD在現(xiàn)代光電子學(xué)、精密儀器等方面的作用是不可估量的。在特殊需要或加特殊功能時(shí)，驅(qū)動(dòng)時(shí)序往往需要自己設(shè)計(jì)。以TOSHIBA公司的線陣CCD器件TCD1500C為例，通過(guò)研究CCD的工作特性和時(shí)序電路波形圖，用FPGA來(lái)設(shè)計(jì)驅(qū)動(dòng)時(shí)序，使之達(dá)到應(yīng)用要求。并通過(guò)改變時(shí)鐘頻率或增加光積分周期內(nèi)的時(shí)鐘脈沖數(shù)，從而改變光積分時(shí)間。

關(guān)鍵詞：CCD器件；時(shí)序電路；驅(qū)動(dòng)；光積分時(shí)間

中圖分類(lèi)號(hào)：TP333.5+3文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2009)03-160-03

Design of the Driving Time Sequence Circuit of Linear CCD Based on FPGA

YUAN Jinfeng,CHEN Wenyi,LI Kai

(Xi′an Institute of Post &Telecommunications;,Xi′an,710061,China)

Abstract：CCD is used in modern photoelectronics,precision instrument and many aspects.Usually,the driving time sequence is designed under special condition or special uses.This paper takes linear CCD device TCD1500C as example,by researching the character of CCD and sequence circuit waveform,designs driver circuit waveform that uses FPGA and enables it to meet the application requirements.By changing the clock frequency or increasing the cycle-integral number of clock pulses,thus changing optical integration time.

Keywords：CCD device;time sequence circuit;driver;optical integration time

0 引 言

電荷耦合器件(Charge Coupled Devices,CCD)是一種圖像傳感器，它在工業(yè)、計(jì)算機(jī)圖像處理、軍事等方面都得到廣泛的應(yīng)用。目前CCD的應(yīng)用技術(shù)已成為集光學(xué)、電子學(xué)、精密機(jī)械與計(jì)算機(jī)技術(shù)為一體的綜合技術(shù)，在現(xiàn)代光子學(xué)、光電檢測(cè)技術(shù)和現(xiàn)代測(cè)試技術(shù)領(lǐng)域中起到了相當(dāng)大的作用。因此，CCD的作用是不可估量的。然而，CCD要正常工作是要驅(qū)動(dòng)時(shí)序的，雖然有些CCD往往自帶驅(qū)動(dòng)，但是在特殊需要或需要加特殊功能時(shí)，CCD驅(qū)動(dòng)往往需要自己設(shè)計(jì)，例如曝光時(shí)間可調(diào)等功能。

現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA）是在PAL,GAL,EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。

由于FPGA具有易修改，在線編程等特點(diǎn)，可根據(jù)不同要求進(jìn)行在線配置，從而升級(jí)方便。另外由于FPGA集成度高，可將系統(tǒng)的部分或全部功能集成在一片芯片上，可減小系統(tǒng)硬件復(fù)雜度。

2 CCD工作原理和特性參數(shù)

TCD1500C是一種高靈敏度、低暗電流、5 340像元的線陣CCD圖像傳感器，其像敏單元大小是7 μm×7 μm×7 μm;相鄰像元中心距也是7 μm;像元總長(zhǎng)是37.38 mm。其驅(qū)動(dòng)時(shí)序圖如圖1所示。TCD1500C在驅(qū)動(dòng)脈沖作用下開(kāi)始工作。

由圖1可知，CCD的一個(gè)工作周期分為兩個(gè)階段：光積分階段和電荷轉(zhuǎn)移階段。在光積分階段，SH為低電平，它使存儲(chǔ)柵和模擬移位寄存器隔離，不會(huì)發(fā)生電荷轉(zhuǎn)移現(xiàn)象。存儲(chǔ)柵和模擬移位寄存器分別工作，存儲(chǔ)柵進(jìn)行光積分，模擬移位寄存器則在驅(qū)動(dòng)脈沖的作用下串行地向輸出端轉(zhuǎn)移信號(hào)電荷，再由SP進(jìn)行采樣和保持，最后由OS端分別輸出。RS信號(hào)清除寄存器中的殘余電荷。在電荷轉(zhuǎn)移階段SH為高電平，存儲(chǔ)柵和模擬移位寄存器之間導(dǎo)通，實(shí)現(xiàn)感光陣列光積分所得的光生電荷勢(shì)阱中，此時(shí)，輸出脈沖停止工作，輸出端沒(méi)有有效電荷輸出。由于結(jié)構(gòu)上的安排，OS先輸出13個(gè)虛設(shè)像元信號(hào)，再輸出45個(gè)啞元像元，然后再輸出5 340個(gè)有效像元信號(hào)，之后再是12個(gè)啞元信號(hào)，輸出1個(gè)奇偶檢測(cè)信號(hào)，以后便是空驅(qū)動(dòng)(空驅(qū)動(dòng)的數(shù)目可以是任意的)。

2 芯片的選擇以及設(shè)計(jì)平臺(tái)概述

FPGA選擇的是ALTERA公司的FLEX10K系列的EPF10K10LC84-4，他是一款典型在線可編程FPGA器件。

設(shè)計(jì)選擇的平臺(tái)主要是Modelsim。Modelsim仿真工具是Model公司開(kāi)發(fā)的，它支持Verilog DHL,VHDL以及他們的混合仿真，可以將整個(gè)程序分布執(zhí)行，使設(shè)計(jì)者直接看到它的程序下一步要執(zhí)行的語(yǔ)句，而且在程序執(zhí)行的任何步驟任何時(shí)刻都可以查看任意變量的當(dāng)前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比Quartus自帶的仿真器功能強(qiáng)大的多，是目前業(yè)界最通用的仿真器之一。仿真都正確無(wú)誤后再用Quartus Ⅱ軟件來(lái)綜合和下片。本程序采用Verilog硬件描述語(yǔ)言編寫(xiě)，其可移植性和可讀性都好。

3 CCD驅(qū)動(dòng)時(shí)序的設(shè)計(jì)和實(shí)現(xiàn)

由圖1所示，其設(shè)計(jì)方法是：在系統(tǒng)最佳工作頻率下，通過(guò)基本計(jì)數(shù)單元產(chǎn)生CCD工作所需的波形，保證CCD正常工作。根據(jù)TCD1500C的技術(shù)手冊(cè)，可以看出時(shí)鐘Φ為典型值0.5 MHz時(shí)，占空比為1∶1；輸出復(fù)位脈沖ΦRS為1 MHz，占空比為1∶3，采樣保持脈沖ΦSP=1 MHz，脈沖寬度為100 ns。根據(jù)所給出的時(shí)序關(guān)系圖可以得到轉(zhuǎn)移脈沖ΦSH，時(shí)鐘Φ，復(fù)位脈沖RS，采樣保持脈沖SP等控制信號(hào)的時(shí)序圖。由于1個(gè)ΦSH周期中至少要有5 411個(gè)Φ脈沖，即TSH>5 411T。由此可知，改變時(shí)鐘頻率或增加光積分周期內(nèi)的時(shí)鐘脈沖數(shù)，就可以改變光積分時(shí)間。即通過(guò)積分時(shí)間控制信號(hào)A1，A2，A3控制積分時(shí)間的改變；000～111分別控制8檔積分時(shí)間變換。000時(shí)間最短，111時(shí)間最長(zhǎng)，可以通過(guò)軟件動(dòng)態(tài)設(shè)置積分時(shí)間，實(shí)現(xiàn)CCD光積分時(shí)間的智能控制。部分實(shí)現(xiàn)程序如下：

always @ (posedge CLK_20M or negedge RESET)

begin

if(~RESET)

rs_count ＜= 5′h00;//復(fù)位信號(hào)計(jì)數(shù)器

else if(rs_count == 5′h13)

rs_count ＜= 5′h00;

else

rs_count ＜= rs_count + 1′b1;

end

always @ (posedge CLK_20M or negedge RESET)

begin

if(~RESET)

RS ＜= 0;

else if(rs_count == 5′h0E)

RS ＜= 1;

else if(rs_count == 5′h13)

RS ＜= 0;

end

編譯后最后得到的仿真波形結(jié)果如圖2所示。

4 結(jié) 語(yǔ)

本文實(shí)際采用Modelsim開(kāi)發(fā)系統(tǒng)實(shí)現(xiàn)編程和測(cè)試程序的編寫(xiě)，內(nèi)部模塊采用Verilog 硬件描述語(yǔ)言編寫(xiě)，完成了時(shí)序電路的設(shè)計(jì)和實(shí)現(xiàn)，并測(cè)試無(wú)誤后下載到FPGA上，產(chǎn)生CCD驅(qū)動(dòng)，輸出結(jié)果十分理想。不僅簡(jiǎn)化了電路設(shè)計(jì)，提高可靠性，而且提高了研發(fā)速度。

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