摘 要：提出了采用FPGA技術(shù)對(duì)雷達(dá)的視頻信號(hào)進(jìn)行GO-CFAR檢測(cè)，克服了DSP處理速度有限、實(shí)時(shí)性差和ASIC器件靈活性差的問題。以自行研制的雷達(dá)信號(hào)處理PCI卡為平臺(tái)，詳細(xì)介紹了GO-CFAR算法在FPGA芯片上實(shí)現(xiàn)的原理和過程，并結(jié)合仿真結(jié)果說明了利用FPGA進(jìn)行恒虛警檢測(cè)的優(yōu)勢(shì)，為雷達(dá)恒虛警檢測(cè)的工程實(shí)現(xiàn)提出了一條新思路。

關(guān)鍵詞：雷達(dá)；GO-CFAR；FPGA；VHDL

Realization of GO-CFAR Detecter Based on FPGA

ZHAO Bing1，JIANG Yuguo2，QIU Junhai1，WANG Shiqiao1

(1.Yantai Technology and Engineering College，Yantai，264006，China;

2.Dongfang Electronics Information Industry Group Co.Ltd.，Yantai，264001，China)

Abstract：It puts forward that the FPGA is used to realize GO-CFAR detection of radar video signal.This technique could overcome problems on limited processing speed and poor real time performance of DSP.Based on the PCI radar signal processing platform made by our own lab，the principle and course of GO-CFAR algorithm based on FPGA is introduced.The advantages of FPGA are displayed by its combination with simulation results of radar CFAR detection，which supplies a new method for the implementation of radar CFAR detection′s engineering.

Keywords：radar;GO-CFAR;FPGA;VHDL

在雷達(dá)恒虛警檢測(cè)算法^［1］的工程實(shí)現(xiàn)過程中，需要雷達(dá)信號(hào)處理器具有較快的實(shí)時(shí)性，并且對(duì)信號(hào)處理器的穩(wěn)定性、體積、功耗等也有嚴(yán)格的要求。而在傳統(tǒng)的雷達(dá)信號(hào)處理方法中通常采用通用DSP處理器，通用DSP芯片具有開發(fā)簡便、使用靈活的優(yōu)點(diǎn)，但處理速度相對(duì)要低一些，不能保證信號(hào)處理的實(shí)時(shí)性，并且工作時(shí)通常需要較多的外圍器件，導(dǎo)致硬件的體積較大，如果專門定制ASIC電路，就大大增加了開發(fā)費(fèi)用與開發(fā)周期。

近年來，F(xiàn)PGA技術(shù)的快速發(fā)展為我們提供了一種更好的解決這一問題的途徑。由于它本身所具備的并行結(jié)構(gòu)的算術(shù)結(jié)構(gòu)，使得它特別適合用作高性能的數(shù)據(jù)通路處理器^［2］。利用FPGA實(shí)現(xiàn)雷達(dá)恒虛警檢測(cè)算法，具有實(shí)時(shí)性強(qiáng)，硬件系統(tǒng)體積小結(jié)構(gòu)靈活，適于模塊化設(shè)計(jì)，開發(fā)周期短，并且支持在線可編程，使系統(tǒng)具有較強(qiáng)的通用性和可擴(kuò)展性等優(yōu)點(diǎn)^{［3，4］}。

本文以此為出發(fā)點(diǎn)，提出并討論了一種利用FPGA技術(shù)實(shí)現(xiàn)GO-CFAR檢測(cè)器的方法。

1 系統(tǒng)的硬件結(jié)構(gòu)

在具體實(shí)現(xiàn)過程中主要采用一塊基于FPGA的雷達(dá)信號(hào)處理卡，既可以采集來自雷達(dá)接收機(jī)的中頻、視頻信號(hào)并對(duì)其進(jìn)行數(shù)字信號(hào)處理，又可以自身模擬產(chǎn)生雷達(dá)中頻、視頻信號(hào)進(jìn)行數(shù)字信號(hào)處理或不處理直接送往雷達(dá)信號(hào)處理機(jī)。雷達(dá)信號(hào)處理卡的硬件電路結(jié)構(gòu)框圖如圖1所示。

FPGA采用的是Xilinx公司的100萬門FPGA芯片XC3S1000，其配置芯片為Xilinx公司的1 Mb/s容量PROM芯片XC18V01，以主動(dòng)串行方式對(duì)FPGA進(jìn)行上電配置。AD，DA分別為ADI公司12位高速模數(shù)轉(zhuǎn)換芯片AD9432與14位高速數(shù)模轉(zhuǎn)換芯片AD9764。SRAM采用Cypress公司的256 k×16 b SRAM芯片CY7C1041。

設(shè)計(jì)中利用FPGA實(shí)現(xiàn)32位/33 MHz的PCI接口邏輯，進(jìn)行實(shí)時(shí)信號(hào)采集和傳輸控制。由于FPGA具有層次化的存儲(chǔ)器系統(tǒng)，其基本邏輯功能塊可以配置成16×1，16×2或32×1的同步RAM，或16×1的雙端口同步RAM，因此可以在FPGA內(nèi)部配置高速雙口RAM用來作為信號(hào)傳輸?shù)臄?shù)據(jù)緩沖器。同時(shí)，為了節(jié)省FPGA的內(nèi)部邏輯資源，在FPGA外圍配置了適當(dāng)?shù)腟RAM用來存儲(chǔ)數(shù)據(jù)。

在沒有使用FPGA芯片進(jìn)行信號(hào)處理時(shí)，電路板的面積很大(僅時(shí)序控制電路功能的電路板面積大約為320 mm×200 mm)^［2］，而且調(diào)試也非常不方便。而使用FPGA芯片進(jìn)行信號(hào)處理，只是充分利用了其作為大規(guī)模芯片的資源優(yōu)勢(shì)，采用硬件描述語言VHDL(Very High Speed Integrated Circuit(VHSIC) Hardware Description Language)進(jìn)行編程，在FPGA芯片內(nèi)部形成時(shí)序控制電路和信號(hào)處理電路。電路板的體積也大大縮小了，并且FPGA支持在線可編程，因此調(diào)試也非常方便。 

2 GO-CFAR檢測(cè)器在FPGA上的實(shí)現(xiàn)

GO-CFAR檢測(cè)器^{［1，5］}的具體功能的實(shí)現(xiàn)采用FPGA軟件編程的方法實(shí)現(xiàn)。FPGA軟件編程實(shí)現(xiàn)GO-CFAR檢測(cè)器的原理框圖如圖2所示。

GO-CFAR檢測(cè)器取相隔一個(gè)保護(hù)單元的前后兩個(gè)長度為N的滑窗內(nèi)的單元分別進(jìn)行求和平均，選大后乘以門限因子作為檢測(cè)閾值，最后將被檢測(cè)單元與檢測(cè)閾值相減作為恒虛警輸出。保護(hù)單元不參與背景估值，以防止被檢測(cè)信號(hào)進(jìn)入背景單元。

GO-CFAR檢測(cè)器的實(shí)現(xiàn)通過FPGA軟件編程在FPGA芯片中完成。圖2中的clk為系統(tǒng)主時(shí)鐘；count_dist為距離計(jì)數(shù)器；cfar_en為視頻積累的使能信號(hào)，cfar_en為高電平時(shí)有效；count_dist、clk與cfar_en為控制時(shí)序關(guān)系的主要系統(tǒng)變量；cfar_in為視頻積累后輸入的信號(hào)。

視頻積累后的信號(hào)實(shí)時(shí)不斷地輸入到FPGA中，這時(shí)需要將視頻積累的信號(hào)幅度量化后存儲(chǔ)起來。通過時(shí)序控制將相隔一個(gè)保護(hù)單元的前、后N個(gè)單元的量化信號(hào)存儲(chǔ)在內(nèi)部數(shù)據(jù)存儲(chǔ)空間中。存儲(chǔ)后的信號(hào)經(jīng)過延時(shí)進(jìn)入檢測(cè)單元，并利用軟件編程對(duì)保護(hù)單元兩側(cè)的參考單元進(jìn)行求和平均，然后將兩次的求和平均的結(jié)果進(jìn)行比較，選出較大值作為雜波功率水平估計(jì)Z。將Z與輸入的cfar_threshold信號(hào)即標(biāo)稱化因子T相乘，從而產(chǎn)生檢測(cè)閾值S=TZ，最后通過編程對(duì)檢測(cè)閾值S與檢測(cè)單元中的檢測(cè)統(tǒng)計(jì)量D相比較輸出恒虛警的結(jié)果，從而實(shí)現(xiàn)對(duì)視頻積累后信號(hào)的恒虛警檢測(cè)。

3 仿真驗(yàn)證

為了驗(yàn)證本文原理以及本系統(tǒng)的實(shí)現(xiàn)效果，首先模擬產(chǎn)生雷達(dá)信號(hào)處理中經(jīng)過視頻積累以后的相參視頻信號(hào)，該信號(hào)僅含有幅度信息和雜波(根據(jù)參數(shù)設(shè)置直接在FPGA芯片中利用軟件編程產(chǎn)生)，對(duì)該模擬信號(hào)進(jìn)行恒虛警檢測(cè)，經(jīng)D/A變換送給示波器顯示。

將編譯綜合后的BIT文件下載到FPGA芯片中進(jìn)行系統(tǒng)聯(lián)調(diào)，最后在示波器上查看仿真的結(jié)果。圖3為模擬的雷達(dá)相參視頻信號(hào)在示波器上的截圖，該信號(hào)的雜波為近似服從均值為0的均勻分布；圖4為對(duì)該模擬信號(hào)進(jìn)行GO-CFAR檢測(cè)后在示波器上的截圖。

從仿真的結(jié)果可以看出，利用本系統(tǒng)對(duì)經(jīng)過視頻積累后的信號(hào)進(jìn)行GO-CFAR檢測(cè)取得了比較理想的效果。

4 結(jié) 語

本文著重介紹了利用FPGA芯片實(shí)現(xiàn)GO-CFAR檢測(cè)器的原理和過程。ML類CFAR檢測(cè)器的各種算法的原理相類似，只是雜波功率水平估計(jì)Z有所不同，因此采用本文方法可以實(shí)現(xiàn)各種ML類CFAR檢測(cè)器。

利用FPGA進(jìn)行雷達(dá)恒虛警處理，可使系統(tǒng)具有更大的靈活性，減少了系統(tǒng)的體積，提高了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開發(fā)的周期。隨著FPGA芯片以及設(shè)計(jì)更新軟件的更新與快速發(fā)展，F(xiàn)PGA芯片將具有更高速的重復(fù)復(fù)雜計(jì)算的能力，同時(shí)又具有軟件的靈活性，并可以重復(fù)利用硬件來降低成本，模糊了硬件與軟件之間的界限，使硬件系統(tǒng)具有更大的靈活性以及通用性。

本文最后利用FPGA軟件編程模擬實(shí)現(xiàn)了一個(gè)雷[LL]達(dá)的相參視頻信號(hào)，并利用本系統(tǒng)對(duì)該信號(hào)進(jìn)行了GO-CFAR檢測(cè)，取得了較好的效果。

參 考 文 獻(xiàn)

［1］何友，關(guān)鍵，彭應(yīng)寧.雷達(dá)自動(dòng)檢測(cè)與恒虛警處理［M］.北京:清華大學(xué)出版社，1999.

［2］徐欣，于紅旗，易凡.基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)［M］.北京:機(jī)械工業(yè)出版社，2005.

［3］蔣亞堅(jiān)，沈桂明.FPGA在雷達(dá)信號(hào)處理器中的應(yīng)用研究［J］.雷達(dá)與對(duì)抗，1999(2):57-63.

［4］張明友，汪學(xué)剛.雷達(dá)系統(tǒng)［M］.北京:電子工業(yè)出版社，2006.

［5］George W.Stimson.機(jī)載雷達(dá)導(dǎo)論［M］.北京:電子工業(yè)出版社，2001.

[6]劉雁行，汪學(xué)剛.基于ADSP-TS101的雷達(dá)動(dòng)目標(biāo)檢測(cè)模塊設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2007，30(5):66-68.

作者簡介

趙 冰 女，1974年出生。主要研究方向?yàn)榍度胧较到y(tǒng)。

姜玉國 男，1981年出生，學(xué)士，助理工程師。

邱軍海 男，1980年出生，2003年在中國石油大學(xué)(華東)獲得學(xué)士學(xué)位，2006年在海軍航空工程學(xué)院信號(hào)與信息處理專業(yè)獲得碩士學(xué)位。主要研究方向?yàn)槔走_(dá)信號(hào)處理、雷達(dá)數(shù)據(jù)采集等。