摘要：本文對(duì)EDA技術(shù)的特征、應(yīng)用軟件Max+PlusⅡ及VHDL硬件描述語言進(jìn)行了分析研究，提出了電子實(shí)驗(yàn)教學(xué)的新模式，并以實(shí)踐說明基于EDA平臺(tái)的虛擬電子實(shí)驗(yàn)的良好效果。

關(guān)鍵詞：EDA；VHDL；電子技術(shù)；虛擬實(shí)驗(yàn)；仿真

中圖分類號(hào)：G642文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1672-5913(2007)14-0087-03

1引言

電子技術(shù)是計(jì)算機(jī)及電類專業(yè)的一門具有極強(qiáng)實(shí)踐性的基礎(chǔ)課，其教學(xué)過程是從理論知識(shí)的認(rèn)知到實(shí)踐知識(shí)的認(rèn)知、最后到實(shí)踐能力的認(rèn)知過程，實(shí)驗(yàn)環(huán)節(jié)是整個(gè)教學(xué)過程的關(guān)鍵，對(duì)教學(xué)質(zhì)量起著十分重要的作用。傳統(tǒng)的實(shí)踐教學(xué)方式，由于實(shí)驗(yàn)儀器的局限性、設(shè)備的相對(duì)陳舊實(shí)驗(yàn)效率較低，而且不具備電子設(shè)計(jì)技術(shù)及仿真功能，已經(jīng)不適應(yīng)現(xiàn)代教育的發(fā)展，更不適應(yīng)遠(yuǎn)程開放教育的現(xiàn)代化。為此將EDA技術(shù)應(yīng)用于電子技術(shù)教學(xué)，克服傳統(tǒng)教學(xué)的不足，將傳統(tǒng)經(jīng)典理論與新知識(shí)、新技術(shù)很好地融會(huì)貫通，提出基于EDA平臺(tái)的虛擬電子實(shí)驗(yàn)的新模式，是適應(yīng)現(xiàn)代教育發(fā)展的必然趨勢。

2EDA技術(shù)的研究

EDA是Electronics Design Automation(即電子設(shè)計(jì)自動(dòng)化)的縮寫。是指以計(jì)算機(jī)為工作平臺(tái)，融合了電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果的現(xiàn)代電子設(shè)計(jì)技術(shù)。它是由CAD發(fā)展起來的，是計(jì)算機(jī)信息技術(shù)、計(jì)算機(jī)圖形學(xué)、微電子技術(shù)、電路理論以及信號(hào)分析與信號(hào)處理等理論和技術(shù)的結(jié)晶。

EDA技術(shù)的基本特征：

(1) 自動(dòng)進(jìn)行產(chǎn)品全面設(shè)計(jì)。EDA技術(shù)根據(jù)設(shè)計(jì)輸入文件(HDL或電路原理圖)自動(dòng)地進(jìn)行邏輯編譯、化簡、綜合、仿真、優(yōu)化、布局、布線、適配以及下載編程以生成目標(biāo)系統(tǒng)，即將電子產(chǎn)品從電路功能仿真、性能分析、優(yōu)化設(shè)計(jì)到結(jié)果測試的全過程在計(jì)算機(jī)上自動(dòng)處理完成。

(2) 硬件電路的軟件設(shè)計(jì)方式。整個(gè)設(shè)計(jì)過程在下載配置前幾乎不涉及任何硬件，其硬件設(shè)計(jì)也是通過軟件測試實(shí)現(xiàn)的，如同修改程序一樣快捷方便。

(3) 集成化程度更高，可構(gòu)建片上系統(tǒng)，且體積小，功耗低，可靠性高。隨著大規(guī)模集成芯片的發(fā)展，已能進(jìn)行更加復(fù)雜電路的芯片優(yōu)化設(shè)計(jì)和專用集成電路ASIC設(shè)計(jì)。

(4) 系統(tǒng)可現(xiàn)場編程，在線升級(jí)。

(5) 設(shè)計(jì)的移植性好，適合分工設(shè)計(jì)而且開發(fā)周期短，設(shè)計(jì)成本低，靈活性高。

EDA的工具種類繁多、特點(diǎn)各異，我們選擇了最具代表性的適合教學(xué)的仿真軟件，它是Altera 公司提供的Max+PlusⅡ平臺(tái)，具有完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，主要用于設(shè)計(jì)新器件和中大規(guī)模CPLD/FPGA。它支持硬件描述語言、電路原理圖、時(shí)序圖等多種輸入方式，利用其所提供的標(biāo)準(zhǔn)門電路、芯片等邏輯器件，完成數(shù)字電路從設(shè)計(jì)輸入、編輯、編譯、仿真、封裝到下載的全過程。MAX+PlusII平臺(tái)可以保證所設(shè)計(jì)系統(tǒng)的可靠性、高效性和靈活性，其強(qiáng)大的圖形界面和完整的幫助文檔，使學(xué)生能夠輕松快速地掌握和使用該EDA平臺(tái)，進(jìn)行邏輯電路及相關(guān)系統(tǒng)的設(shè)計(jì)，從而達(dá)到虛擬化電子技術(shù)實(shí)踐的目的。

3VHDL語言

EDA技術(shù)需要對(duì)系統(tǒng)的行為、功能進(jìn)行正確的描述，硬件描述語言HDL(Hardware Description Language)是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。其描述的對(duì)象就是待設(shè)計(jì)電路的邏輯功能、實(shí)現(xiàn)該功能的算法、選用的電路結(jié)構(gòu)以及其他各種約束條件等。

VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)超高速集成電路硬件描述語言是美國國防部在1982年作為超高速集成電路開發(fā)計(jì)劃的一部分，并于 1987年經(jīng)IEEE批準(zhǔn)為1076工業(yè)標(biāo)準(zhǔn)。VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言，VHDL是最具推廣前景的HDL。

VHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和門級(jí)三個(gè)不同層次的設(shè)計(jì)，在Top_Down設(shè)計(jì)的全過程中可方便地使用同一種語言。VHDL設(shè)計(jì)并不十分關(guān)心一個(gè)具體邏輯是靠何種方式實(shí)現(xiàn)的，設(shè)計(jì)人員不需通過門級(jí)原理圖描述電路，而是針對(duì)目標(biāo)進(jìn)行功能描述，把開發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試上，只需花較少的精力用于物理實(shí)現(xiàn)。由于擺脫了電路細(xì)節(jié)的束縛，使得設(shè)計(jì)工作省時(shí)省力，加快了設(shè)計(jì)周期。

VHDL具有如下優(yōu)點(diǎn)：

(1) VHDL是一門標(biāo)準(zhǔn)化語言，它是一種通用優(yōu)化設(shè)計(jì)程序語言，已被電子設(shè)計(jì)界公認(rèn)為標(biāo)準(zhǔn)的設(shè)計(jì)語言，適用于目前流行的各種EDA設(shè)計(jì)工具。

(2) VHDL是一門設(shè)計(jì)輸入語言，它可將復(fù)雜的硬件電路運(yùn)行過程以源程序的形式輸入到數(shù)字電路設(shè)計(jì)系統(tǒng)中，進(jìn)行系統(tǒng)仿真、自動(dòng)綜合。

(3) VHDL是一門網(wǎng)表語言，它的語言結(jié)構(gòu)使它可在計(jì)算機(jī)的設(shè)計(jì)環(huán)境中，是不同設(shè)計(jì)工具間相互通訊的一種低級(jí)格式，即生成的門級(jí)網(wǎng)表文件，可相互替換、兼容。

(4) VHDL是一門測試語言，VHDL在進(jìn)行數(shù)字電路設(shè)計(jì)描述的同時(shí)，建立測試基準(zhǔn)，對(duì)所設(shè)計(jì)的數(shù)字電路進(jìn)行功能模擬和仿真，以驗(yàn)證所設(shè)計(jì)電路是否滿足功能與時(shí)序需求。

(5) VHDL是一門可讀性語言，既可被計(jì)算機(jī)接受，也易被人所理解，它具有良好的可讀性，易于修改和發(fā)現(xiàn)錯(cuò)誤。用VHDL編寫的源程序既是設(shè)計(jì)文件，又是技術(shù)文檔。

經(jīng)過對(duì)EDA技術(shù)和VHDL語言的分析探討，確立了基于EDA平臺(tái)的虛擬電子實(shí)驗(yàn)課程的可行性，這種新的教學(xué)模式，能使學(xué)生在計(jì)算機(jī)上完成實(shí)驗(yàn)的全部仿真過程，能解決集成電路環(huán)境、虛擬設(shè)備、虛擬器件等傳統(tǒng)實(shí)驗(yàn)方法中無法克服的實(shí)驗(yàn)條件問題，可以完成各種不同水平的實(shí)驗(yàn)及課程設(shè)計(jì)，大大地提高實(shí)驗(yàn)教學(xué)效率。應(yīng)用EDA技術(shù)的教學(xué)活動(dòng)與現(xiàn)代教育理念接軌，學(xué)生可掌握現(xiàn)代電子設(shè)計(jì)的思維和方法。

4基于EDA平臺(tái)的虛擬電子實(shí)驗(yàn)仿真示例

中規(guī)模集成電路在數(shù)字電路課程中是一個(gè)很重要的知識(shí)點(diǎn)，是過渡到大規(guī)模集成電路的重要橋梁，所以教學(xué)中要安排中規(guī)模譯碼器、數(shù)據(jù)選擇器、計(jì)數(shù)器等多個(gè)實(shí)驗(yàn)。根據(jù)中規(guī)模電路結(jié)構(gòu)復(fù)雜的特點(diǎn)，學(xué)生在原理圖和文本輸入形式中，選擇基于Max+PlusⅡ平臺(tái)的VHDL語言輸入法進(jìn)行實(shí)驗(yàn)設(shè)計(jì)和仿真。以下是驗(yàn)證60進(jìn)制計(jì)數(shù)器邏輯功能的虛擬電子實(shí)驗(yàn)仿真示例。

(1) 源程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity cdu60is －－實(shí)體

port (clk1，clr，ss :in std_logic;

－－端口描述

co : out std_logic;

m :out std_logic_vector (7 downto 0));

end cdu60 ;

architecture aa of cdu60 is－－結(jié)構(gòu)體

signal out1，out2 :integer range 0 to 9;

－－定義信號(hào)

signal out3，out4 :std_logic_vector (3 downto 0); －－定義信號(hào)

signal clk，cay:std_logic;－－定義信號(hào)

begin

co<= cay when ss='0' else '0';

clk<=clk1 when ss='0' else clk2;

process(clk) －－決定進(jìn)程

begin

if clk'event and clk='1' then

if en='1' then

if clr='1' then－－復(fù)位

out1<=0;

out2<=0;

if (out2=5) and (out1=9)then

out1<=0;

out2<=0;

cay<='1';

else

out1<=out1+1;

cay<='0';

if out1=9 and out2/=5 then

out1<=0;

out2<=out2+1;

cay<='0';

end if;

end if;

end if;

end if;

end if;

out3<= conv_std_logic_vector(out1，4);

out4<= conv_std_logic_vector(out2，4);

m<=out4 out3;

end process; －－進(jìn)程結(jié)束

end aa;

(2) 仿真輸出：

以Max+PlusⅡ10.0作為模擬平臺(tái)，將源程序保存、編譯，加入合適的激勵(lì)波形，可完成對(duì)設(shè)計(jì)系統(tǒng)的仿真輸出。仿真波形如圖1所示，當(dāng)clr端加高電平1時(shí)完成系統(tǒng)復(fù)位；當(dāng)計(jì)數(shù)狀態(tài)為59時(shí)重新開始下一個(gè)計(jì)數(shù)循環(huán)，并且co端有高電平1的進(jìn)位輸出。仿真結(jié)果60進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)換非常清楚，完全符合設(shè)計(jì)要求。

5教學(xué)效果

利用EDA技術(shù)使抽象的理論形象化、復(fù)雜的電路實(shí)際化，增強(qiáng)學(xué)生對(duì)電路理論的理解和對(duì)電路結(jié)構(gòu)的認(rèn)識(shí)，改變傳統(tǒng)教學(xué)中理論與實(shí)際嚴(yán)重脫節(jié)的問題，增強(qiáng)學(xué)生在實(shí)際工作中分析問題和解決問題的綜合能力，全面提高了學(xué)生的科技素質(zhì)。虛擬電子實(shí)驗(yàn)的測試仿真，使學(xué)生節(jié)省了設(shè)備檢查與大量連線花費(fèi)的時(shí)間，達(dá)到事半功倍，避免了實(shí)驗(yàn)的盲目性，提高了學(xué)生對(duì)實(shí)驗(yàn)課的興趣。增加了教學(xué)的信息量，使學(xué)生在學(xué)習(xí)專業(yè)基礎(chǔ)知識(shí)的同時(shí)，掌握先進(jìn)的EDA技術(shù)，有機(jī)會(huì)了解新知識(shí)和前沿技術(shù)，使教學(xué)適應(yīng)電子技術(shù)的飛速發(fā)展，適應(yīng)遠(yuǎn)程教育開放式教學(xué)的現(xiàn)代化。

參考文獻(xiàn)：

[1] 王泰健. 虛擬電子實(shí)驗(yàn)網(wǎng)絡(luò)教學(xué)平臺(tái)的開發(fā)與實(shí)踐[J]. 中國遠(yuǎn)程教育，2005，(2):66-68.

[2] 李東生，尹學(xué)忠. 改革傳統(tǒng)課程教學(xué)強(qiáng)化EDA和集成電路設(shè)計(jì)[J]. 實(shí)驗(yàn)技術(shù)與管理，2005，(4):1-5.

[3] 亓淑敏，關(guān)可. VHDL在現(xiàn)代電子設(shè)計(jì)技術(shù)EDA中的應(yīng)用[J]. 現(xiàn)代電子技術(shù)，2005，(15):108-109.

投稿日期：2007-3-20

作者簡介：

劉靜(1962-)，女，天津人，碩士，副教授，從事電子技術(shù)研究與教學(xué)工作。

通信地址：石家莊河北師范大學(xué)信息技術(shù)學(xué)院郵編050016

E-mail：liujing91319@tom.com

電話：13832391319