張玉龍

交叉(Crossbar)結(jié)構(gòu)的起源

HP實驗室對交叉結(jié)構(gòu)的研究始于1995年，從加州大學化學系調(diào)入HP的威廉姆斯(Williams)是這項工作的創(chuàng)始人。他開始認為，要想使納米計算機運行狀態(tài)良好，其電路必須是沒有缺陷的：而原子隨機熱運動將破壞納米器件的正常運行，原子尺度的不規(guī)則性也會對納米器件產(chǎn)生顯著影響，可能會破壞其電性能。威廉姆斯因此做出結(jié)論：納米電子學是不可能實現(xiàn)的。

但是與HP計算機專家屈克斯(Kuekes)的一次偶然談話，極大地改變了威廉姆斯對納米器件的認識。屈克斯告訴他，Teramac計算機(一種有乘法累加單元、每秒運行太次的超級計算機)雖然有大約22萬個內(nèi)部組件(約占總數(shù)的3％)有缺陷，但工作狀態(tài)良好，秘訣就在于設計該計算機的內(nèi)部電路時保留了很大的冗余度。在對所有的缺陷進行定位和編碼后，計算機程序可以避開或借助外部連接繞開有缺陷的部件。

威廉姆斯立刻意識到，納米計算機可以借鑒這種處理缺陷的方法。此后，他與來訪的加州大學化學家希思(Heath)一起，研究把納米粒子淀積方法應用于計算機器件的生產(chǎn)。他們合作撰寫的“用化學淀積方法生產(chǎn)的計算機器件對缺陷的承受力”的論文受到高度重視，在1998年的《科學》雜志上發(fā)表。

1998年，對分子電子學的興趣也開始復蘇。分子電子學的想法是IBM公司的阿維萊姆(Aviram)和西北大學的拉特納(Ratner)在1974年第一次提出的。然而直到90年代初，耶魯大學的雷德(Reed)和萊斯大學的圖爾(Tour)才真正開始按照分子電子學的思想合成分子、測量分子電性能。當時，國防高級研究計劃局(DAPRA)正在支持納米器件研究，項目負責人沃倫(Warren)和格納德(Gnade)意識到：新型電子器件的核心在于內(nèi)部體系結(jié)構(gòu)，應該通過技術(shù)協(xié)作，為納米器件確定一種可用的體系結(jié)構(gòu)。

DAPRA提出的要求，是在2年內(nèi)做出16位存儲器。如果完全按照Teramac超級計算機的體系結(jié)構(gòu)來開發(fā)納米器件，需要用5年時間；但是希思、屈克斯和威廉姆斯充分發(fā)揮了想象力，在幾個星期內(nèi)就提出一種可行的方案。他們聯(lián)想到磁隨機訪問存儲器，并通過對Teramac體系結(jié)構(gòu)的高度抽象，最終提出了Crossbar結(jié)構(gòu)。

交叉結(jié)構(gòu)的實現(xiàn)及工作原理

交叉結(jié)構(gòu)的基本原理，是把一套相互平行的納米導線(導線寬度小于100個原子)與另一套納米導線做十字交叉，并在這兩套導線間填充一種導電能力隨電激勵而變化的材料。在兩根導線上施加合適的電壓，通過改變電阻，使兩套導線形成的各交叉點都成為可以通斷的開關。即，用電化學方法收縮量子隧道的間隙來接通開關，或施加側(cè)面反向電壓加寬隧道的間隙來斷開開關，形成一個開關矩陣。

希思建議用一種分子滑環(huán)(rotaxanes)體系的物質(zhì)作為填充材料。他把分子滑環(huán)材料滴在水面上，使其擴散成一個分子厚的薄膜，然后將薄膜轉(zhuǎn)移到已制成一套納米導線的基襯表面，再利用金屬蒸汽淀積技術(shù)制作出上面一套納米導線，從而完成器件。

在地址譯碼器中，輸入二進制地址需要的導線數(shù)量與數(shù)位長度相同，比如，4位長的數(shù)據(jù)串(如0000、0001、0010……)可以指定16個地址。地址譯碼器允許少量常規(guī)導線與大量納米導線連接，因此，4條微米級導線能夠控制16條納米導線。如果饋入地址譯碼器的常規(guī)導線有k條，它就可以控制2^k根納米導線。這就體現(xiàn)出了納米電路的價值。

HP借鑒Teramac計算機“發(fā)現(xiàn)和回避”缺陷的經(jīng)驗，解決交叉結(jié)構(gòu)中部分納米開關存在的缺陷。然而與允許納米器件有缺陷的最初目標不同，地址譯碼器必須是完美的。原因很簡單：如果地址譯碼器中的某根常規(guī)導線與納米導線之間的連接中斷，則由該常規(guī)導線提供地址的k根納米導線及其下游的所有納米電路都會丟失數(shù)據(jù)，將產(chǎn)生災難性的后果。

HP公司把衛(wèi)星通訊中在噪聲環(huán)境下傳輸數(shù)字信息的方法移植了過來。這種方法的基本思路是：首先把1條要傳輸?shù)男畔⒎殖扇舾蓚€數(shù)據(jù)段，然后給每個數(shù)據(jù)段補充一些額外的數(shù)位，再用算術(shù)表達式對原始的和額外的數(shù)位進行運算。如果運算后的數(shù)據(jù)段在傳送中少量出錯，只要出錯的位數(shù)不超出代碼長度，就可以在接收端進行反向編碼，精確地恢復原始信息。具體的方法是進入地址譯碼器的導線增加d根，使其數(shù)量大于為納米導線地址賦值所需的最小量。即使出現(xiàn)若干中斷，地址譯碼器仍然能成功地確定所有納米導線的地址。冗余度取決于連接出現(xiàn)故障的幾率，如果地址譯碼器中連接故障率是0.01，較小冗余度(約40％)就可以使其效率從0.0001提高到0.9999。

通過設置開關阻抗，交叉結(jié)構(gòu)能夠執(zhí)行簡單的“與”、“或”邏輯運算，但不能進行“非”運算(即邏輯反轉(zhuǎn))。此外，邏輯運算會導致導線上電壓的降低，從而限制可以進行運算的個數(shù)。由于硅集成電路中的晶體管能夠執(zhí)行信號儲存和邏輯運算，人們產(chǎn)生了用納米導線結(jié)合晶體管制造邏輯電路的想法，HP小組用“瓦片和馬賽克”拓撲結(jié)構(gòu)描述這種邏輯電路。由于這種方法使用現(xiàn)有的集成電路技術(shù)，因此最終將受到摩爾定律的限制。作為另外一種選擇，HP小組正在研究不用晶體管實現(xiàn)信號反轉(zhuǎn)和存儲的技術(shù)。

該小組還在構(gòu)造非常規(guī)形式的交叉結(jié)構(gòu)邏輯電路，電路由開關陣列和執(zhí)行“與”“或”運算的導線組成。其中，開關執(zhí)行通斷操作，其狀態(tài)由與開關輸入端連接的導線的邏輯狀態(tài)來確定，從而把1位信息從“邏輯”狀態(tài)轉(zhuǎn)變?yōu)椤按鎯Α睜顟B(tài)。一旦成為存儲狀態(tài)，該信息就能在進一步的邏輯運算中使用。開關輸出導線與電源連接，既可以在表示邏輯狀態(tài)的電壓減弱時把它恢復到所需要的值；又可以變更輸出導線上代表1和0的電壓，實現(xiàn)“非”運算即邏輯反轉(zhuǎn)。再加上已有的“與”“或”運算功能，該邏輯電路就可以執(zhí)行任何計算了。

交叉結(jié)構(gòu)的現(xiàn)狀與發(fā)展

盡管有相當一部分人持懷疑態(tài)度，但DARPA接受了交叉結(jié)構(gòu)和電化學開關的原理，并授權(quán)進行為期2年的試驗。在此前之前，希思和斯托達特(Stoddart)研究小組已經(jīng)過演示證明，電極之間填充分子滑環(huán)材料確實能夠形成高低阻抗變化的雙態(tài)現(xiàn)象。2000年，加州大學研究小組第一個演示了可用的16位存儲器。HP的小組又于2002年演示了半線寬(即兩條相鄰導線中心距離的一半寬度，是半導體工業(yè)的標準量度方法)為62納米的64位存儲器，2004年演示了半線寬30納米的1000位交叉結(jié)構(gòu)(而2005年半導體集成電路的半線寬也只達到90納米)。上述成功促使DARPA下決心為后續(xù)計劃提供資金，生產(chǎn)存儲密度為1000億位／厘米²的1．6萬位存儲器。這一目標的門檻設得非常高，它要求的半導體加工能力在2018年之前是難以達到的。

交叉結(jié)構(gòu)的優(yōu)點是：有序的十字交叉模式易于制造I陣列式結(jié)構(gòu)為提高電路容錯率奠定了基礎可以靈活應用于多種新的材料和生產(chǎn)流程，有很強的實用性，可用作存儲器和邏輯運算器件。這些優(yōu)點促使世界各研究單位采納并改進交叉結(jié)構(gòu)和開關原理，如日本國家材料科學研究院和德國尤利希研究中心。各研究小組已提出一系列不同的納米尺度開關機制，盡管角度和方法各異，但是電開關機制的存在得到廣泛認同已是不爭的事實。

目前還不能脫離晶體管集成電路去實現(xiàn)計算功能，但是交叉結(jié)構(gòu)已經(jīng)成為了它們的主要競爭者。交叉結(jié)構(gòu)作為一種新的計算機制還有很多工作需要做，在結(jié)構(gòu)體系、器件物理學和納米生產(chǎn)工藝三個研究領域必須同步快速前進。要想取得成功，必須有多個既相互競爭又相互合作的研究團體，并確保跨學科的良好協(xié)作。

對缺陷的容忍能力將是未來任何納米電子學方案都必須具備的特性。交叉結(jié)構(gòu)體系在發(fā)現(xiàn)和回避有缺陷的部件、并以編碼技術(shù)對錯誤進行補償方面是成功的。未來的電路可能比現(xiàn)有電子器件更皮實。即使開始時缺陷部件的比例比較高，內(nèi)置的冗余度也將使它們能夠抵御會引起電路性能退化的外部力量(如輻射環(huán)境)，避免在常規(guī)電路中可能引發(fā)的災難性故障。

隧道開關的量子機制特性適用于納米電路。隨著器件特征尺寸的不斷減小，器件中電子的量子特性更為凸顯。納米開關應該能夠縮小到接近單個原子大小，這也是未來電路縮微化的底線。