摘 要：電源分配網(wǎng)絡（Power Distribution Network，PDN）是印制電路板（Printed Circuit Board，PCB）上最大的導電系統(tǒng)，具有電流大、攜帶高頻噪聲的特點。PDN設計不恰當產(chǎn)生的過量噪聲會導致電磁干擾、芯片時鐘頻率不穩(wěn)等諸多問題。鑒于此，以減少電源噪聲，降低設計成本為導向，著眼于PDN去耦電容器組合優(yōu)化方案，從實際案例入手，通過Siwave軟件PDN自動退耦優(yōu)化設計功能獲取滿足設計要求的優(yōu)化方案，對比分析得出經(jīng)驗化設計結論，為PCB設計人員提供參考。

關鍵詞：電源分配網(wǎng)絡；印制電路板；電源完整性；目標阻抗；Siwave軟件

中圖分類號：TN702" " 文獻標志碼：A" " 文章編號：1671-0797（2025）05-0017-03

DOI：10.19514/j.cnki.cn32-1628/tm.2025.05.004

0" " 引言

隨著集成電路工作頻率的提高和電源管理需求的復雜化，PDN設計面臨諸多挑戰(zhàn)。PDN的目標是向需要供電的有源器件焊盤處輸送干凈、穩(wěn)定的低噪聲電壓。去耦電容器作為一種關鍵被動元器件，可以濾除電源分配網(wǎng)絡中的高頻噪聲及瞬態(tài)干擾，對維護供電穩(wěn)定起到至關重要的作用[1]。然而，電容器封裝、容值、布局及購置費用都極大程度地影響PDN穩(wěn)定性及產(chǎn)品生產(chǎn)成本，設計師需要首先完成布局布線，再使用SPICE仿真選用合適的電容，設計過程較為復雜。研究和優(yōu)化PDN去耦電容器組合策略是提升電源質量、降低設計時間成本的重要課題。

1" " 電源分配網(wǎng)絡的目標阻抗

PDN的噪聲由芯片消耗電流及PDN阻抗引起，若芯片消耗電流為直流，則PDN會產(chǎn)生IR壓降；若芯片消耗變化的電流，則會引起PDN電壓的波動。PDN設計目標是在相當大的帶寬內保持電源分配網(wǎng)絡互連阻抗低于目標阻抗值。超過目標阻抗的PDN可能會導致過量的擾動，而遠小于目標阻抗的PDN則屬于過度設計，會增加不必要的成本[2]。

目標阻抗是指在特定頻率下允許的最大阻抗值，旨在限制電源噪聲，確保芯片或電子元件能夠獲得穩(wěn)定的電壓供應。

對于每個電壓軌道，目標阻抗值取決于芯片的電流頻率，流過芯片的電流頻譜可以覆蓋直流到高于時鐘頻率的3～5倍。由于所有微代碼都可能在芯片上運行，通常需要假設峰值電流可能出現(xiàn)在從直流到信號帶寬的任何頻譜處。

式中：Ztarget表示目標阻抗；VDD表示特定軌道的供電電壓；ripple%表示可容許的紋波，一般為5%；Itransient表示最壞情況下的瞬態(tài)電流。

瞬態(tài)電流大小取決于芯片具體功能，根據(jù)不同應用，比值可能從1%到90%不等。根據(jù)經(jīng)驗法則粗略估計，瞬態(tài)電流是最大電流的一半。

2" " 電源分配網(wǎng)絡的阻抗特性

在一個系統(tǒng)中穩(wěn)壓模塊（VRM）決定了PDN的低頻阻抗，片上電容決定了PDN的高頻阻抗。在低頻時，若穩(wěn)壓器開啟，則在直流到1 kHz的范圍內維持低阻抗特性，輸出電壓保持恒定，與電流負載無關。高頻時片上電容為PDN提供了低阻抗。片上電容有三個成因：電源和地軌道金屬層之間的電容、p管/n管的柵極電容、各種寄生電容。大多數(shù)芯片設計中都擁有數(shù)以百萬計的典型CMOS晶體管電路，在某些芯片中甚至可能會有幾十億個電路[3]。在任何時刻PMOS和NMOS有一個開啟而另一個關閉，總有一個門電路的柵極電容被連接在芯片的電源和地軌道之間。由柵極形成的單位面積電容可以簡單近似為：

式中：C/A表示單位面積的電容（F/m2）；Dk表示氧化物的介電常數(shù)；h表示介質厚度（m）。

目前，許多典型的嵌入式處理器芯片只有1 cm2，但其電容高達260 nF。如果目標阻抗為10 mΩ，那么片上電容將會在高于100 MHz的頻率下起到顯著的去耦作用。

如圖1所示，實際板級PDN設計時關注的頻率范圍大概為100 kHz～100 MHz，電路印制板平面和多層陶瓷貼片電容器在此頻率范圍內發(fā)揮作用。

3" " 仿真及優(yōu)化建議

對去耦電容器組合策略進行仿真，分析去耦電容器數(shù)量、容值、封裝、布局位置等要素對PDN阻抗的影響。建立電源紋波仿真模型，直觀反映出PDN阻抗設計對電源品質的重要性。

3.1" " 仿真流程

研究對象為開關電源芯片與主控芯片之間的PDN，電壓為1 V，最大電流約為10 A，目標銅厚0.5 oz，電源平板層銅厚1 oz。

仿真流程如圖2所示。首先在原始設計上進行頻域分析，提取S參數(shù)，將其導入仿真電路中分析電源紋波，再運用Siwave軟件PDN自動退耦優(yōu)化設計功能獲取10個優(yōu)化方案。選擇合適的方案，提取S參數(shù)，導入紋波仿真電路中與未優(yōu)化設計進行對比。

3.2" " PDN阻抗仿真

初始設計了95個去耦電容器，偽真頻段設置為100 kHz～100 MHz，圖3為初始設計頻域阻抗曲線，其中100 kHz～100 MHz處陰影區(qū)域為目標阻抗，峰值較高的曲線為裸板阻抗（未添加電容器），峰值較低的曲線為添加電容器后的仿真結果?？梢钥吹?，添加電容器后，阻抗曲線有所改善。但初始設計中電容器容值設計不合理，導致不滿足阻抗要求。

3.3" " PDN阻抗優(yōu)化仿真

優(yōu)化仿真主要根據(jù)去耦電容大小、價格、封裝等參數(shù)，自動優(yōu)化至符合要求。本實例中優(yōu)化得到10個方案，如表1所示。

其中，質量因子表示每個方案滿足目標阻抗要求的范圍占比?？梢钥吹?，所有方案質量因子、電容數(shù)量、價格基本相同，由于目標阻抗不僅與電容容值有關，還受到電源平板與地平板的布置、電容出線長度及寬度的影響，質量因子并不能依靠修改電容優(yōu)化達到100%，依據(jù)設計簡單化的原則，選用方案8的優(yōu)化策略，使用的電容類型最少。

優(yōu)化后的阻抗曲線如圖4所示，基本滿足目標阻抗要求。優(yōu)化前后PDN阻抗變化較大，優(yōu)化后僅使用了37個電容就基本達到要求。優(yōu)化結果顯示，電容器數(shù)量并不是越多越好，其最優(yōu)值取決于板上電容、目標阻抗、最高頻率、每個電容器的等效串聯(lián)電感等。優(yōu)化方案中使用了25個1 μF電容、5個2.2 μF電容、4個0.047 μF電容、1個47 μF電容、1個0.1 μF電容、1個0.001 5 F電容針對裸板中的諧振點去耦。

3.4" " 時域電源紋波仿真

為更加直觀地反映去耦電容優(yōu)化對電源品質的影響，使用10 MHz交流電流源進行了時域電源紋波仿真。圖5為初始設計電源紋波，波動幅度達到200 mV以上，遠遠超過要求的5%（50 mV）波動范圍。圖6為優(yōu)化后的電源紋波仿真結果，電壓波動范圍在46 mV以內，符合要求。

3.5" " 優(yōu)化建議

電容應用分為兩類：并聯(lián)同類型電容和不同類型電容。并聯(lián)同類型電容可以有效降低阻抗，但諧振頻率不會改變。并聯(lián)不同類型電容可以針對性優(yōu)化特定頻段，但會引入新的反諧振點。

建議在原理設計時，針對阻抗曲線的低、中、高頻處均配置一定數(shù)量的相應電容，可以提高設計成功率；其次平板面積越大，所需要的電容數(shù)量越多，可以根據(jù)公式估算所需電容器的最少個數(shù)。

式中：n表示所需電容器的最少個數(shù)；Fmax表示板級阻抗的最高頻率（GHz）；ESL表示電容器的串聯(lián)等效電感（nH）；Ztarget為目標阻抗（Ω）。

4" " 結束語

本文研究了PDN阻抗優(yōu)化理論，對優(yōu)化原理進行分析，結合仿真工具建模，從時域和頻域角度分析了PDN阻抗優(yōu)化的必要性，研究了去耦電容數(shù)量、容值對PDN阻抗的影響。觀察得出，去耦電容數(shù)量對PDN阻抗無直接影響，不同類型的電容通過不同的組合方式對PDN阻抗產(chǎn)生不同的影響。在實際設計中，應當依照提升質量、節(jié)約成本的理念，通過最少的電容器不同容值組合，減少電源紋波，提高器件工作穩(wěn)定性。

[參考文獻]

[1] BOGATIN E.信號完整性與電源完整性分析[M].2版.李玉山，劉洋，譯.北京：電子工業(yè)出版社，2015.

[2] 徐小明，紀萍，朱國靈，等.基于電源分配網(wǎng)絡仿真確定封裝電容的方法[J].電子與封裝，2023，23（7）：21-24.

[3] 劉善武，羅雪溶，張波，等.電源分配網(wǎng)絡的頻域去耦設計[J].電子設計工程，2023，31（10）：177-181.

收稿日期：2024-10-22

作者簡介：韓瀟哲（1997—），男，山西介休人，助理工程師，研究方向：信號完整性。