摘" 要：硅基微顯示（Micro-OLED）工藝中，在進行驅(qū)動線路制備時，需進行化學機械研磨（CMP）處理，保證金屬互聯(lián)層的穩(wěn)定性及均一性。不同材料對CMP工藝的耐受性存在差別，切割道或凈空區(qū)通常為介電材料層（SiO、SiNx等絕緣層），較金屬膜層區(qū)域更易受CMP磨損，經(jīng)過多次CMP制程后段差累積加深。在進行Spin涂膠工藝時，段差區(qū)偏大（gt;1μm）會引起涂膠、顯影后的關(guān)鍵尺寸（CD）差異過大，造成斜紋Mura顯示不良。驗證發(fā)現(xiàn)，調(diào)試不同曝光能量與CD均一性無明顯相關(guān)性;Spin涂膠轉(zhuǎn)速調(diào)整對顯影后CD均一性有一定改善，但效果有限，無法完全改善。膠厚0.8～2.5 μm驗證中，當Spin涂覆膠厚大于2.0 μm時，能有效減弱涂膠過程的飛濺效應，斜紋Mura的發(fā)生率降低到0%。作為根本防止措施，可在切割道或Dummy區(qū)域設(shè)計與CMP當層相同的Dummy Pattern，提升CMP工藝制程均一性，從而確保斜紋Mura發(fā)生率小于0%。

關(guān)鍵詞：微顯示;涂覆;關(guān)鍵尺寸;不均一;化學機械研磨

中圖分類號：TN141.9" " " 文獻標志碼：A" " " " " 文章編號：2095-2945（2024）26-0096-05

Abstract： In the silicon-based Micro-OLED process， chemical mechanical polishing （CMP） treatment is needed to ensure the stability and uniformity of the metal interconnection layer during the preparation of the driving circuit. The resistance of different materials to CMP process is different. The cutting path or clearance area is usually dielectric layer （SiO， SiNx and other insulating layers）， which is more vulnerable to CMP wear than metal film. After many CMP processes， the cumulative difference deepens. In the Spin glue coating process， the large segment difference area （greater than 1μm） will lead to excessive difference in critical size （CD） after glue coating and development， resulting in poor twill Mura display. It is found that there is no significant correlation between the adjustment of different exposure energy and CD uniformity; the adjustment of Spin coating speed can improve the CD uniformity after development to some extent， but the effect is limited and can not be improved completely. In the glue thickness of 0.8～2.5 μm verification， when the Spin coating glue thickness is greater than 2.0 μm， it can effectively reduce the spatter effect in the glue coating process， and the incidence of twill Mura is reduced to 0%. As a fundamental preventive measure， the same Dummy Pattern as the CMP layer can be designed in the cutting path or Dummy area to improve the uniformity of the CMP process， thus ensuring that the incidence of twill Mura is less than 0%.

Keywords： Micro-OLED; coating; key dimensions; inhomogeneity; chemical mechanical polishing

有機發(fā)光二極管（Organic Light-Emitting，OLED）顯示器因具有自發(fā)光、低功耗、高色域、視角廣、響應時間短等優(yōu)點，被廣泛應用于各類顯示產(chǎn)品中。尤其是具有像素尺寸小、像素密度高等特點的硅基有機發(fā)光微顯示面板（Micro-OLED），在軍工應用、增強現(xiàn)實技術(shù)（Augmented Reality，AR）及虛擬現(xiàn)實技術(shù) （Virtual Reality，VR）的顯示產(chǎn)品及自動駕駛等領(lǐng)域具有廣泛的應用[1]。

當前硅基Micro-OLED顯示屏，多采用白色發(fā)光器件加彩色濾光層（Color Film，CF）的結(jié)構(gòu)，從而實現(xiàn)全彩顯示，如圖1所示。硅基Micro-OLED以單晶硅芯片為基底采用現(xiàn)有成熟的集成電路CMOS工藝，實現(xiàn)顯示屏像素的有源尋址矩陣;且在硅基芯片上實現(xiàn)了如SRAM存儲器、T-CON等多種功能的驅(qū)動控制電路，大大減少了器件的外部連線，增加了可靠性，實現(xiàn)了輕量化和微型顯示，像素尺寸僅為傳統(tǒng)顯示器件的1/10，精細度遠遠高于傳統(tǒng)器件[2-3]?；诠杌嘲寮靶酒夹g(shù)，硅基Micro-OLED通常是在8-Inch或者12-Inch的硅芯片線體進行工藝，此制程與傳統(tǒng)玻璃基顯示制造工藝有較大差異。

本文就硅基Micro-OLED產(chǎn)品生產(chǎn)中出現(xiàn)的斜紋Mura進行研究，找出不良產(chǎn)生的原因，對不良的現(xiàn)象、發(fā)生機理進行對應分析和相關(guān)驗證。驗證發(fā)現(xiàn)，在Wafer芯片制程中膜層段差逐漸累積加深，流至黃光Spin涂覆工藝段時，較大段差易造成涂覆、顯影后的關(guān)鍵尺寸不均一。經(jīng)過刻蝕工藝將不均一轉(zhuǎn)印至產(chǎn)品功能圖案，繼而引發(fā)產(chǎn)品功能區(qū)的顯示差異，即斜紋Mura不良[4]。本文從優(yōu)化和根本改善2個方向?qū)π奔yMura進行了探究，一方面在段差已固化前提下，進行工藝調(diào)試減弱或改善不良的發(fā)生;另一方面分析了段差形成的根因，從底層設(shè)計做徹底的改善。

1" 斜紋Mura概述及機理分析

1.1" 現(xiàn)象及分析概述

斜紋Mura為Micro-OLED顯示屏點亮和運行時，顯示區(qū)域存在斜向條紋狀不均一，斜紋條存在明暗亮度差異，如圖2所示。顯示領(lǐng)域Mura通常由電學信號傳導或顯示功能膜層存在差異造成。

1.2" 不良分析驗證

將斜紋不良屏蓋板玻璃及CF等膜層逐層去除，到達像素定義層時可觀察到膜層存在不均一，如圖3所示;與斜紋Mura現(xiàn)象匹配。將不同位置產(chǎn)品點亮現(xiàn)象還原至Wafer基板，構(gòu)成了以Wafer中心向外的放射型斜紋，如圖4所示。

綜合以上現(xiàn)象及分布規(guī)律，斜紋Mura具有Wafer級分布規(guī)律，發(fā)生在陽極像素定義層段制程。陽極段黃光涂膠工藝為Spin涂覆方式，具體為膠材下滴至Wafer中心，機臺帶動Wafer旋轉(zhuǎn)，離心力使膠材向Wafer四周均勻擴散完成涂膠，如圖5所示。Spin工藝具有離心力，與放射紋存在匹配性。

按Spin涂膠工藝特點，基材的平整度對Spin工藝膜質(zhì)的均一性有很大影響，當較為粗糙（均一性大于1 μm）的基材在進行Spin涂覆時無法保證涂覆的均一性[5]，在微顯示產(chǎn)品上表現(xiàn)為Mura不良。為進一步驗證，對Spin涂覆前的Wafer進行原子力顯微鏡測試（Atomic Force Microscope，AFM）。AFM測試表明，顯示區(qū)之間既切割道區(qū)域有1.69 μm的段差存在，如圖6所示。

以上斜紋Mura現(xiàn)象及Map分布規(guī)律同Spin涂膠工藝特點進行關(guān)聯(lián)，同時依據(jù)微顯示產(chǎn)品對均一性的敏感性要求，實測出斜紋Mura發(fā)生批次Wafer，在進行Spin工藝時存在大于1 μm的段差區(qū)。為進一步證實段差影響Spin工藝的均一性，繼而導致斜紋Mura的發(fā)生，進行以下對比實驗。其中測試組為發(fā)生斜紋Mura相同工藝條件制備Wafer，且進行Spin工藝前進行AFM測試在切割道存在相近（≥1.69 μm）段差;而對照組則僅沉積與測試組進Spin前同樣膜質(zhì)（段差小于0.2 μm）。2組Wafer經(jīng)過相同Spin涂膠、顯影工藝后，進行膜面觀察。結(jié)果表明，測試組均發(fā)生不同程度的斜紋Mura不均，段差較小的對照組未發(fā)現(xiàn)Mura、膜面不均一情況，測試結(jié)果見表1。

1.3" 不良機理分析

硅基微顯示產(chǎn)品，相較一般顯示產(chǎn)品，擁有超高分辨率，分辨率在3 000～5 000 PPI（Pixel Per Inch）之間，決定了其關(guān)鍵尺寸（Critical Dimension，CD）的精細程度，最小管控CD在0.1 μm左右。因此，微小的CD變化或膜面均一性波動較大將直接影響產(chǎn)品顯示效果。

通過以上驗證，硅基板段差為造成斜紋Mura直接原因。微觀對正常區(qū)與斜紋區(qū)進行掃描電鏡（Scanning Electron Microscope，SEM）分析，結(jié)果顯示斜紋Mura區(qū)CD較正常區(qū)CD平均偏大0.2～0.8 μm。綜上，在Spin涂膠工藝前硅基板在切割道存在明顯段差，在Spin工藝時由于離心力導致膠材在切割道區(qū)域飛濺，繼而造成涂膠的不均一。進行曝光工藝時，由于固定的曝光能量對不同厚度的膠材曝光程度存在差異，導致顯影后膠材關(guān)鍵尺寸d1、d2存在差異，如圖7所示。而膠材為其下待刻蝕的膜層提供保護和轉(zhuǎn)印，不均一的膠材導致轉(zhuǎn)印至產(chǎn)品的最終圖案化CD存在差異，從而導致了斜紋Mura的發(fā)生。

2" 斜紋的相關(guān)驗證及改善

2.1" 轉(zhuǎn)速優(yōu)化驗證

Spin涂膠工藝中，機臺轉(zhuǎn)速（Round Per Minute，RPM）為影響涂膠均一性的重要參數(shù)。基于優(yōu)化涂膠均一性，改善不良，對存在相同工藝段差的Wafer進行不同轉(zhuǎn)速Spin涂覆。對涂覆、顯影后的Wafer進行Mura程度判定（Level 1～5，數(shù)字大小代表嚴重程度），發(fā)現(xiàn)轉(zhuǎn)速對Mura輕重有一定影響，轉(zhuǎn)速在2 000～2 500 RPM時Mura程度較輕，如圖8所示。

2.2" 曝光能量優(yōu)化驗證

當硅基板涂膠不均一時，某一特定曝光能量對不同厚度膠材曝光存在差異，顯影后CD值呈現(xiàn)差異化。工藝理論中，當曝光能量在一定值以上，可保證不同厚度膠材在接受大能量時充分發(fā)生光化學反應，CD差異會縮小或趨于一致。為驗證曝光能量是否可優(yōu)化CD均一性，對存在相同工藝段差且同一Spin條件涂覆的Wafer進行150～350 MJ梯度能量曝光。顯影后進行Mura程度判定，曝光能量對優(yōu)化CD均一性無明顯影響，如圖9所示。

2.3" 段差、膠厚相關(guān)性驗證

段差為造成斜紋Mura直接原因，但段差影響斜紋的程度，不同段差造成斜紋Mura的輕重需待驗證。設(shè)計驗證，使用驗證片在切割道區(qū)域干刻方式預制0.5～2.5 μm階梯段差，進行Spin涂覆及顯影驗證，同時區(qū)分0.8 μm、1.6 μm不同膠厚對照組。驗證發(fā)現(xiàn)，在同一Spin工藝條件及相同膠厚下，段差越大斜紋Mura越嚴重;同一Spin工藝條件及相同段差下，膠厚越厚斜紋Mura越輕，且當膠厚大于段差時，斜紋基本不可見，如圖10所示。

基于以上驗證結(jié)論，且產(chǎn)品段差存在隨工藝過程逐漸累積情況，改善工藝過程段差涉及多步驟工藝管控，不易實施。參考當膠厚大于段差時，斜紋基本不可見，可換思路進行斜紋Mura改善，即在Spin工藝站調(diào)試大于段差高度的膠厚。

調(diào)試厚膠驗證及改善現(xiàn)有工藝產(chǎn)品斜紋，產(chǎn)品AFM測試段差為1.69 μm，Spin使用膠厚為0.8 μm。在原有工藝條件不變前提下，導入0.8～2.5 μm梯度膠厚進行驗證，驗證結(jié)果見表2。驗證發(fā)現(xiàn)，當膠厚大于2.0 μm斜紋不發(fā)生，說明大膠量能有效填充段差區(qū)域，繼而減弱和改善Spin涂覆時的飛濺效應。相應的，在原工藝產(chǎn)品導入厚膠進行斜紋Mura改善時，對應的曝光、顯影及刻蝕條件均需要做匹配性調(diào)試，在此不進行擴展。

2.4" 產(chǎn)品段差的根本改善

通過工藝驗證，當Spin工藝使用的膠厚度大于產(chǎn)品段差時可減弱和改善Spin涂覆時的飛濺效應，從而改善斜紋Mura。但膠厚的限定會收窄工藝的調(diào)試區(qū)間，同時需求顯影、刻蝕等工藝的匹配性變更。當產(chǎn)品段差從根本得到改善和補償，則符合產(chǎn)品優(yōu)化設(shè)計的理念。

硅基微顯示采用集成電路工藝進行像素驅(qū)動電路的架構(gòu)，工藝制程涉及多層金屬及多層金屬通過大馬士革工藝形成的過孔（Via）實現(xiàn)互聯(lián)。為保證金屬互聯(lián)的可靠性及工藝制程的均一性，當連接層金屬在Via孔上沉積后，需要進行化學機械研磨（Chemical Mechanical Polishing，CMP），保證當層的平整和精密度。而金屬及Via孔區(qū)域與純介電層（SiO、SiNx等絕緣層）比，CMP耐受性存在差異[6]，導致出現(xiàn)段差，多次進行CMP工藝后，Dummy區(qū)或純介電層區(qū)域段差逐漸累積，最終影響后制程Spin涂膠工藝的均一性，如圖11所示。

因此，考慮不同材料對CMP工藝的耐受性，以及硅基微顯示產(chǎn)品對精細CD的敏感表現(xiàn)。根本防止措施是進行產(chǎn)品設(shè)計時在切割道、Dummy區(qū)設(shè)置與當前層相同的Dummy Pattern，以保證段差控制在產(chǎn)品功能接受范圍內(nèi)，如圖12所示。

3" 結(jié)束語

硅基微顯示產(chǎn)品斜紋Mura為經(jīng)過CMP工藝后顯示區(qū)與切割道區(qū)域存在段差，段差導致Spin涂膠、顯影工藝后產(chǎn)生離心力取向的CD不均一，隨之轉(zhuǎn)印的功能膜層CD差異過大，呈現(xiàn)顯示不均。

驗證中，調(diào)試不同曝光能量與CD均一性無明顯相關(guān)性;Spin涂膠轉(zhuǎn)速調(diào)整對顯影后CD有一定改善，但效果有限，無法完全改善;膠厚0.8～2.5 μm驗證中，當Spin涂覆膠厚大于2.0 μm時，能有效減弱涂膠過程的飛濺效應，斜紋Mura的發(fā)生率降低到0%。作為根本防止措施，在切割道或Dummy區(qū)域設(shè)計與CMP當層相同的Dummy Pattern，可提升CMP工藝制程的均一性，從而確保斜紋Mura發(fā)生率小于0%。

參考文獻：

[1] 代永平，耿衛(wèi)東，孫鐘林.硅基微顯示技術(shù)[J].光電子技術(shù)，2002（4）：192-197.

[2] 許棟梁.基于硅基光電微顯示像素陣列的驅(qū)動電路設(shè)計[D].成都：電子科技大學，2022.

[3] 季淵，褚勇男，冉峰，等.硅基OLED微顯示的數(shù)模融合驅(qū)動電路設(shè)計[J].液晶與顯示，2017，32（12）：973-980.

[4] 王耀杰，楊宗順，熊奇，等.TFT-LCD一種黑Mura機理分析及工藝驗證改善[J].液晶與顯示，2020，35（9）：927-932.

[5] 王澤龍，劉哲，趙欣悅，等.旋涂轉(zhuǎn)速對于聚丙烯酸薄膜性能的影響研究[J].機電工程技術(shù)，2019，48（10）：80-82.

[6] 李巖，于靜，戴豪，等.CMP工藝晶圓表面顆粒去除問題的研究[J].電子工業(yè)專用設(shè)備，2023，52（1）：28-30，64.

第一作者簡介：楊宗順（1989-），男，資深工程師。研究方向為新工藝研發(fā)。