摘 要：【目的】隨著半導(dǎo)體技術(shù)的發(fā)展，集成電路特征尺寸不斷縮小，導(dǎo)致其對(duì)軟錯(cuò)誤更加敏感，因此需要對(duì)集成電路存儲(chǔ)單元進(jìn)行加固?！痉椒ā渴褂肏spice進(jìn)行實(shí)驗(yàn)與仿真，基于PTM32nm CMOS工藝，提出了一種低開銷的三節(jié)點(diǎn)翻轉(zhuǎn)容忍鎖存器結(jié)構(gòu)?！窘Y(jié)果】該鎖存器包含2個(gè)單節(jié)點(diǎn)自恢復(fù)模塊、1個(gè)二級(jí)錯(cuò)誤攔截模塊、3個(gè)傳輸門。每個(gè)自恢復(fù)模塊由1個(gè)施密特觸發(fā)器和1個(gè)鐘控的施密特觸發(fā)器組成，首尾相連形成環(huán)形結(jié)構(gòu)，有效地實(shí)現(xiàn)了三節(jié)點(diǎn)翻轉(zhuǎn)的容忍。【結(jié)論】仿真結(jié)果表明：與現(xiàn)有的其他功能相同的鎖存器相比，所提出的鎖存器具有完整的三節(jié)點(diǎn)容忍能力，并且將功耗、延遲、面積、功率延遲積分別降低了約37.58%、41.25%、27.77%、75.83%。

關(guān)鍵詞：鎖存器；軟錯(cuò)誤；三節(jié)點(diǎn)翻轉(zhuǎn)

中圖分類號(hào)：TN47???? 文獻(xiàn)標(biāo)志碼：A???? 文章編號(hào)：1003-5168（2024）08-0009-05

DOI：10.19968/j.cnki.hnkj.1003-5168.2024.08.002

Design of a Low-Cost Triple-Node-Upsettolerant Latch

QIN Xuewei

（School of Computer Science and Engineering， Anhui University of Science and Technology， Huainan 232001， China）

Abstract： [Purposes] With the development of semiconductor technology， the shrinking feature size of integrated circuits has made them more sensitive to soft errors， necessitating reinforcement of the storage units in integrated circuits. [Methods] Experiments and simulations were conducted using Hspice. Based on the PTM32nm CMOS process， a low-cost triple node upsets tolerant latch （LTNTL） structure was proposed. [Findings] The latch consists of 2 single-node self-recovery modules， 1 secondary error interception module， and 3 transmission gates. Each self-recovery module consists of a Schmitt trigger and a clock-gating Schmitt trigger connected in a loop structure， effectively achieving tolerance to TNU. [Conclusions] Simulation results demonstrate that compared to other latches with same functions， the proposed latch has complete TNU tolerance capability and reduces power consumption， delay， area， and power-delay product by approximately 37.58%， 41.25%， 27.77%， and 75.83%， respectively.

Keywords： latch; soft errors; triple node upset

0 引言

自從半導(dǎo)體技術(shù)進(jìn)入納米時(shí)代以來，晶體管的尺寸顯著減小，導(dǎo)致電路節(jié)點(diǎn)的臨界電荷也顯著減少。集成電路（IC）越來越容易受到高能輻射影響而發(fā)生錯(cuò)誤［1］。當(dāng)輻射環(huán)境中的中子、質(zhì)子、α粒子、γ射線等高能粒子撞擊電路的敏感區(qū)域時(shí)，在庫倫作用下，會(huì)有電子空穴對(duì)沿著高能粒子的運(yùn)動(dòng)軌跡產(chǎn)生［2］。晶體管的漏極會(huì)收集這些產(chǎn)生的電荷，當(dāng)收集到的電荷超過臨界電荷時(shí)，電路的邏輯狀態(tài)可能會(huì)發(fā)生變化，從而導(dǎo)致單節(jié)點(diǎn)翻轉(zhuǎn)（SNU）的發(fā)生。近年來由于集成電路尺寸的進(jìn)一步縮小，產(chǎn)生的電荷共享效應(yīng)使雙節(jié)點(diǎn)（DNU）和三節(jié)點(diǎn)（TNU）翻轉(zhuǎn)也變得更普遍［3］。而鎖存器是集成電路中最常用的時(shí)序結(jié)構(gòu)，硬化鎖存器以容忍這些錯(cuò)誤已成為一個(gè)重要的課題。

本研究設(shè)計(jì)了一種基于施密特觸發(fā)器和C單元的高魯棒性三節(jié)點(diǎn)容忍鎖存器（LTNTL）原理，包含兩個(gè)由2個(gè)施密特觸發(fā)器組成的單節(jié)點(diǎn)自恢復(fù)模塊和一個(gè)由3個(gè)C單元組成的錯(cuò)誤過濾模塊。當(dāng)鎖存器中出現(xiàn)錯(cuò)誤時(shí)，可以防止錯(cuò)誤傳播到輸出節(jié)點(diǎn)或直接恢復(fù)錯(cuò)誤，實(shí)現(xiàn)最多三個(gè)節(jié)點(diǎn)的錯(cuò)誤容忍。

1 加固鎖存器設(shè)計(jì)

本研究所設(shè)計(jì)的LTNTL鎖存器結(jié)構(gòu)如圖1所示。其中D和Q表示輸入和輸出；CLK和CLKB分別為系統(tǒng)時(shí)鐘和負(fù)系統(tǒng)時(shí)鐘；TG1-TG3是3個(gè)傳輸門；N1-N6和N6b是內(nèi)部數(shù)據(jù)節(jié)點(diǎn)；ST1-ST4為施密特觸發(fā)器，其中ST2和ST4上添加了時(shí)鐘控制；C1-C3為C單元，其中C3也添加了時(shí)鐘控制以降低功耗與延遲，并在C2添加了一個(gè)反相器以保證內(nèi)部數(shù)據(jù)正確。C單元是一種常用的錯(cuò)誤過濾元件［4］，如圖2中（a）（c）所示。它具有兩個(gè)輸入和一個(gè)輸出，當(dāng)兩個(gè)輸出相同時(shí)，將輸出相反的值；若其中一個(gè)輸入的值發(fā)生變化，輸出將保持不變。施密特觸發(fā)器也和C單元一樣，具有錯(cuò)誤過濾能力［5］，如圖2中（b）（d）所示。但它只有一個(gè)輸入，當(dāng)其輸入節(jié)點(diǎn)翻轉(zhuǎn)時(shí)，會(huì)將其延遲傳輸?shù)捷敵龉?jié)點(diǎn)。也就是說，如果能快速將輸入節(jié)點(diǎn)值恢復(fù)，就不會(huì)影響輸出節(jié)點(diǎn)的值。

當(dāng)CLK=1且NCK=0時(shí)，鎖存器工作在透明模式，并且傳輸門中的所有晶體管導(dǎo)通，同時(shí)ST2、ST4、C3關(guān)閉，輸入數(shù)據(jù)傳輸?shù)絅1、N3、Q節(jié)點(diǎn)，雖然施密特觸發(fā)器可以延遲數(shù)據(jù)傳輸，但由于透明期時(shí)間長(zhǎng)于延遲時(shí)間，于是數(shù)據(jù)可以正確傳輸?shù)絅2、N4節(jié)點(diǎn)，從而數(shù)據(jù)傳輸?shù)剿袃?nèi)部節(jié)點(diǎn)。當(dāng)CLK=1且NCK=0時(shí)，鎖存器工作在鎖存模式，所有傳輸門關(guān)閉，ST2、ST4、C3打開，N1、N3、Q節(jié)點(diǎn)的值也分別由ST2、ST4、C3控制刷新。

2 容錯(cuò)原理和仿真實(shí)驗(yàn)

本研究設(shè)計(jì)的鎖存器可以實(shí)現(xiàn)任意情況的SUN、DNU、TNU完全容忍。下面將討論鎖存模式下鎖存器遭受錯(cuò)誤時(shí)的容忍原理。

2.1 SNU

SNU：假設(shè)電路中只有1個(gè)節(jié)點(diǎn)發(fā)生錯(cuò)誤。此時(shí)可以分為2種情況。

情況1：錯(cuò)誤發(fā)生在自恢復(fù)模塊中。以N1翻轉(zhuǎn)為例，此時(shí)ST1和C1將錯(cuò)誤攔截，N2和N4的值不會(huì)發(fā)生改變，同時(shí)由于N2數(shù)據(jù)正常，可以通過ST2將N1恢復(fù)。

情況2：錯(cuò)誤發(fā)生在過濾模塊中。以N6b翻轉(zhuǎn)為例，此時(shí)C3將錯(cuò)誤攔截，由于N6數(shù)據(jù)正常，可以通過反相器將N6b恢復(fù)。綜上所述，鎖存器可以實(shí)現(xiàn)SNU的容忍。

2.2 DNU

DNU：假設(shè)電路中有2個(gè)節(jié)點(diǎn)發(fā)生了翻轉(zhuǎn)，此時(shí)可以分為以下3種情況。

情況1：2個(gè)錯(cuò)誤都發(fā)生在錯(cuò)誤攔截模塊中。以N5和N6發(fā)生翻轉(zhuǎn)為例，錯(cuò)誤邏輯值通過反相器和C3傳播，將N6b和Q翻轉(zhuǎn)，此時(shí)由于自恢復(fù)模塊中的N1、N2、N3、N4邏輯值正常，所以N5和N6可以通過C1和C2恢復(fù)，之后N6b和Q也將被反相器恢復(fù)。

情況2：1個(gè)錯(cuò)誤發(fā)生在自恢復(fù)模塊中，1個(gè)錯(cuò)誤發(fā)生在錯(cuò)誤攔截模塊中。以N1、N6為例，此時(shí)N6b翻轉(zhuǎn)，然后ST1、C1、C2將錯(cuò)誤攔截，由于N2、N4邏輯值正常，所以N1和N6將會(huì)分別被ST2和C2恢復(fù)，之后N6b也將被反相器恢復(fù)。

情況3：2個(gè)錯(cuò)誤都發(fā)生在自恢復(fù)模塊中。以N1、N2翻轉(zhuǎn)為例，此時(shí)錯(cuò)誤會(huì)被C1和C2攔截，其他節(jié)點(diǎn)將不會(huì)發(fā)生錯(cuò)誤，Q節(jié)點(diǎn)將保持正確邏輯值，N1和N2將在下個(gè)透明期恢復(fù)。綜上所述，鎖存器可以實(shí)現(xiàn)DNU的容忍。

2.3 TNU

TNU：假設(shè)電路中有3個(gè)節(jié)點(diǎn)發(fā)生了翻轉(zhuǎn)，此時(shí)可以分為以下4種情況。

情況1：3個(gè)錯(cuò)誤都發(fā)生在錯(cuò)誤攔截模塊中。以N5、N6、Q發(fā)生翻轉(zhuǎn)為例，這種情況與DNU中的情況1類似，此時(shí)N6b會(huì)被翻轉(zhuǎn)，由于此時(shí)自恢復(fù)模塊中的N1、N2、N3、N4邏輯值正常，所以N5和N6將可以通過C1和C2恢復(fù)，之后N6b和Q也將被反相器恢復(fù)。

情況2：1個(gè)錯(cuò)誤發(fā)生在自恢復(fù)模塊中，2個(gè)錯(cuò)誤發(fā)生在錯(cuò)誤攔截模塊中。以N1、N5、N6發(fā)生翻轉(zhuǎn)為例，此時(shí)N6b和Q會(huì)被翻轉(zhuǎn)，接下來的過程與DNU中的情況2類似，由于N2、N3、N4正常，N2會(huì)通過ST2將N1恢復(fù)，然后N1、N2、N3、N4會(huì)通過C1和C2將N5和N6恢復(fù)，之后N6b和Q也將被反相器恢復(fù)。

情況3：2個(gè)錯(cuò)誤發(fā)生在自恢復(fù)模塊中，1個(gè)錯(cuò)誤發(fā)生在錯(cuò)誤攔截模塊中。以N1、N3、N6發(fā)生翻轉(zhuǎn)為例，此時(shí)N1和N3會(huì)通過C1將N5翻轉(zhuǎn)，N6將N6b翻轉(zhuǎn)，N5和N6b會(huì)將Q翻轉(zhuǎn)。由于N2和N4邏輯值正確，N1和N3將會(huì)被ST2和ST4恢復(fù)，然后N1、N3、N2、N4會(huì)通過C1和C2將N5和N6恢復(fù)，之后N6b和Q也都將被反相器恢復(fù)。

情況4：3個(gè)錯(cuò)誤都發(fā)生在自恢復(fù)模塊中。以N1、N2、N3發(fā)生翻轉(zhuǎn)為例，這種情況類似DNU中的情況3，N1和N3通過C1將N5翻轉(zhuǎn)，由于N4正常，C2將會(huì)攔截錯(cuò)誤，N6和N6b也保持正常，于是C3也會(huì)攔截錯(cuò)誤，不會(huì)影響Q的邏輯值。綜上所述，鎖存器可以實(shí)現(xiàn)TNU的完全容忍。

2.4 仿真實(shí)驗(yàn)

仿真實(shí)驗(yàn)使用預(yù)測(cè)技術(shù)模型（PTM）32納米CMOS技術(shù)和Synopsys HSPICE工具進(jìn)行模擬。電源電壓為0.9 V、溫度為27 ℃、時(shí)鐘周期設(shè)置為4 000 ps、占空比為50%、PMOS的W/L為2/1、NMOS的W/L為1/1，模擬故障注入的仿真波形如圖3所示。

其中，0～6 ns為SNU模擬，分別模擬N1、N3、N5、Q發(fā)生錯(cuò)誤的情況，從波形圖可以看出，它們都可以迅速從錯(cuò)誤中恢復(fù)，因此鎖存器可以容忍SNU。

6～14 ns為DNU模擬，分別模擬（N1，N2）、（N1，N3）、（N1，N5）、（N5，Q）發(fā)生錯(cuò)誤的情況，從波形圖可以看出（N1，N2）發(fā)生錯(cuò)誤時(shí)N1、N2節(jié)點(diǎn)不能恢復(fù)，但輸出節(jié)點(diǎn)Q保持正常，所以這種情況不會(huì)影響輸出。除此之外其他節(jié)點(diǎn)組在發(fā)生錯(cuò)誤后也均能快速恢復(fù)，因此鎖存器可以容忍DNU。

14～30 ns為TNU模擬，分別模擬（N1，N2，N3）、（N1，N2，Q）、（N1，N3，N5）、（N1，N3，N6）、（N1，N3，Q）、（N1，N5，N6）、（N1，N6，Q）、（N5，N6，Q）發(fā)生錯(cuò)誤的情況，從波形圖可以看出，當(dāng)（N1，N2，N3）、（N1，N2，Q）發(fā)生錯(cuò)誤時(shí)，N1、N2、N5等節(jié)點(diǎn)會(huì)無法恢復(fù)，但都不會(huì)影響最終的輸出節(jié)點(diǎn)Q，而其他的節(jié)點(diǎn)組也都可以在極短的時(shí)間內(nèi)恢復(fù)正確的邏輯值。因此鎖存器可以容忍TNU。綜上所述，本研究設(shè)計(jì)的鎖存器對(duì)所有的SNU，DNU，TNU均具有完全的容忍能力。

3 性能與開銷對(duì)比

將本研究設(shè)計(jì)的鎖存器與其他相關(guān)鎖存器SHLR［6］、DNCS［7］、DNURL［8］、NTHLTCH［4］、TNUHL［1］、DICE4TNU［9］、LCTNURL［10］進(jìn)行全面對(duì)比，包括容忍能力、功耗、延遲、面積、功耗延遲積。所有鎖存器均使用PTM32納米CMOS工藝，實(shí)驗(yàn)條件均與本次試驗(yàn)相同，對(duì)比結(jié)果見表1。

SHLR為SNU容忍鎖存器，DNCS、DNURL、NTHLTCH為DNU容忍鎖存器。由表1可知，與其他鎖存器相比，本研究設(shè)計(jì)的LTNTL鎖存器由于使用了更多的元件以構(gòu)建錯(cuò)誤過濾結(jié)構(gòu)，所以略微增加了功耗和面積，但提高了容忍能力，同時(shí)降低了傳輸延遲和PDP。LTNTL鎖存器的延遲僅略低于DICE4TNU鎖存器，并擁有最低的PDP。

與TNUHL、DICE4TNU、LCTNURL這三個(gè)TNU容忍鎖存器對(duì)比結(jié)果見表2。本研究設(shè)計(jì)的鎖存器在保持容忍能力的前提下，功耗、延遲、面積、PDP分別降低了37.58%、41.25%、27.77%、75.83%。

4 結(jié)語

隨著半導(dǎo)體工藝的發(fā)展，由高能粒子撞擊引起的TNU變得更加嚴(yán)重。許多現(xiàn)有鎖存器對(duì)TNU沒有抗性或者自身開銷較大。針對(duì)這些問題，本研究設(shè)計(jì)了一種高性能、低功耗的LTNTL鎖存器。該設(shè)計(jì)結(jié)合了施密特觸發(fā)器、時(shí)鐘門控技術(shù)、高速傳輸路徑，在降低功耗、延遲、面積的同時(shí)具有較高的可靠性。HSPICE仿真結(jié)果表明了該鎖存器的TNU容忍能力，與現(xiàn)有的抗輻射鎖存器相比，該鎖存器的功耗、延遲、面積、PDP分別降低了37.58%、41.25%、27.77%、75.83%。

參考文獻(xiàn)：

［1］WATKINS A，TRAGOUDAS S. Radiation hardened latch designs for double and triple node upsets［J］. IEEE Transactions on Emerging Topics in Computing，2017，8（3）：616-626.

［2］EBARA M，YAMADA K，KOJIMA K，et al. Process dependence of soft errors induced by alpha particle，heavy ions，and high energy neutrons on flip flops in FDSOI［J］.IEEE Journal of the Electron Devices Society，2019，7：817-824.

［3］BLACK J D，DODD P E，WARREN K M. Physics of multiple-node charge collection and impacts on single-event characterization and soft error rate prediction［J］. IEEE Transactions on Nuclear Science，2013，60（3P2）：1836-1851.

［4］LI Y Q，WANG H B，YAO S Y，et al. Double node upsets hardened latch circuits［J］. Journal of Electronic Testing，2015，31（5-6）： 537-548.

［5］MOGHADDAM M，MOAIYERI M H，ESHGHI M.Design and evaluation of an efficient schmitt trigger-based hardened latch in CNTFET technology［J］. IEEE Transactions on Device and Materials Reliability，2017，17（1）：267-277.

［6］KUMAR S， MUKHERJEE A. A self-healing， high performance and low-cost radiation hardened latch design［C］//2021 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems （DFT）.IEEE，2021.

［7］KATSAROU K，TSIATOUHAS Y. Soft error interception latch：double node charge sharing seu tolerant design［J］.Electronics Letters，2015，51（4）：330-332.

［8］YAN A， HUANG Z F， YI M X，et al. Double-node-upset-resilient latch design for nanoscale coms technology［J］.IEEE Transactions on Very Large Scale Integration （VLSI） Systems，2017，25（6）：1978-1982.

［9］LIN D P，XU Y R，LI X Y，et al.A novel self-recoverable and triple nodes upset resilience DICE latch［J］.IEICE Electronics Express，2018，15（19）：20180753-20180753.

［10］NAN H， CHOI K. High performance，low cost，and robust soft error tolerant latch designs for nanoscale cmos technology［J］. Circuits and Systems I：Regular Papers，IEEE Transation on，2012，59（7）：1445-1457.

收稿日期：2023-10-27

作者簡(jiǎn)介：秦學(xué)偉（1999—），男，碩士生，研究方向：集成電路可靠性設(shè)計(jì)。