任博琳,肖立權(quán),齊星云,張 庚,王 強(qiáng),羅 章,龐征斌,徐佳慶

(國防科技大學(xué)計(jì)算機(jī)學(xué)院,湖南 長(zhǎng)沙 410073)

1 引言

隨著半導(dǎo)體制造工藝的提升,芯片性能在摩爾定律的指導(dǎo)下不斷提高,但由于器件尺寸已經(jīng)開始逼近物理極限,半導(dǎo)體產(chǎn)業(yè)進(jìn)入了“后摩爾時(shí)代”。芯片制造成本隨著工藝的提升越來越高,半導(dǎo)體產(chǎn)業(yè)一直在尋找解決發(fā)展步伐變慢的方法[1]。片上系統(tǒng)SoC(System on Chip)的發(fā)展已經(jīng)遇到瓶頸[2]。單個(gè)芯片上集成過多的單元使得芯片面積急劇增大,導(dǎo)致芯片良品率降低,進(jìn)而增加了成本。芯粒(Chiplet)技術(shù)是行業(yè)認(rèn)為延緩摩爾定律的解決方案之一,受到了行業(yè)的普遍重視[3]。

Intel、AMD、微軟、高通公司、三星和臺(tái)積電等公司一起建立了一個(gè)小芯片互連標(biāo)準(zhǔn)UCIe(Universal Chiplet Interconnect express)。UCIe是一種開放的、支持多協(xié)議的封裝內(nèi)互連標(biāo)準(zhǔn),用于連接同一封裝上的多個(gè)芯片。UCIe制定了Chiplet之間高速低功耗互連的標(biāo)準(zhǔn)。針對(duì)UCIe提出的低功耗、低誤碼率的互連標(biāo)準(zhǔn),本文設(shè)計(jì)了一種低功耗的發(fā)射機(jī)驅(qū)動(dòng)[4]。

面向UCIe協(xié)議提出的芯粒間互連標(biāo)準(zhǔn),本文介紹了一種采用2-tap前饋均衡的低功耗發(fā)射機(jī)驅(qū)動(dòng)設(shè)計(jì)。通過對(duì)比分析電壓模驅(qū)動(dòng)器SST(Source-Series Terminated)和電流模驅(qū)動(dòng)器CML(Current Mode Logic),電壓模驅(qū)動(dòng)器的功耗為電流模驅(qū)動(dòng)器的1/4,采用SST電壓模驅(qū)動(dòng)器可以顯著降低發(fā)射機(jī)的整體功耗。發(fā)射機(jī)采用2-tap的可調(diào)前饋均衡器,芯粒間互連由于通信距離短,信道衰減程度小,降低了整體發(fā)射機(jī)的功耗。根據(jù)不同信道的衰減,調(diào)整均衡系數(shù),可以降低信號(hào)通過信道后的碼間串?dāng)_。

本文工作主要包括以下4個(gè)方面:

(1)分析電流模驅(qū)動(dòng)器與電壓模驅(qū)動(dòng)器的電路結(jié)構(gòu),并對(duì)兩者功耗進(jìn)行對(duì)比分析,得知電壓模驅(qū)動(dòng)器具有功耗低、線性度好等優(yōu)勢(shì),因此本文設(shè)計(jì)采用電壓模驅(qū)動(dòng)器。

(2) 基于電壓模驅(qū)動(dòng)器實(shí)現(xiàn)2-tap前饋均衡,分析單端傳輸中SST電壓模驅(qū)動(dòng)器實(shí)現(xiàn)前饋均衡的工作原理,即通過調(diào)整延遲抽頭切片(slice)的數(shù)量來調(diào)整去加重后的電壓差,從而改變均衡強(qiáng)度,并對(duì)電路進(jìn)行功耗分析。

(3) 設(shè)計(jì)了一種基于SST電壓模驅(qū)動(dòng)器的低功耗可調(diào)均衡發(fā)射機(jī)驅(qū)動(dòng),最大均衡強(qiáng)度為-3.7 dB,仿真功耗僅為4.0 mW。根據(jù)不同信道衰減程度選取合適的均衡強(qiáng)度,降低信號(hào)的碼間干擾。

(4) 測(cè)量真實(shí)信道參數(shù),不同的數(shù)據(jù)速率對(duì)應(yīng)不同的信道衰減。根據(jù)真實(shí)信道參數(shù),測(cè)試發(fā)射機(jī)性能以及不同電源電壓下發(fā)射機(jī)的眼圖及功耗。

2 發(fā)射機(jī)結(jié)構(gòu)

2.1 總體結(jié)構(gòu)

發(fā)射機(jī)主要架構(gòu)包括4∶1并轉(zhuǎn)串模塊、去加重控制模塊、驅(qū)動(dòng)模塊及時(shí)鐘通路。4∶1并轉(zhuǎn)串模塊將4路輸入信號(hào)合成1路高速的32 Gbps信號(hào)。時(shí)鐘由PLL(Phase Lock Loop)產(chǎn)生并通過分頻電路將時(shí)鐘分頻后給各個(gè)模塊。去加重控制模塊是通過控制主抽頭和延遲抽頭驅(qū)動(dòng)器slice的數(shù)量來控制輸出信號(hào)的去加重程度。

Figure 1 Overall structure of transmitter

2.2 驅(qū)動(dòng)器

驅(qū)動(dòng)器是整個(gè)發(fā)射機(jī)功耗最大的部分,常用的2種驅(qū)動(dòng)器如圖2和圖3所示,圖2為電流模驅(qū)動(dòng)器CML[5],圖3為電壓模驅(qū)動(dòng)器SST[6]。下面分別對(duì)電流模驅(qū)動(dòng)器和電壓模驅(qū)動(dòng)器的功耗進(jìn)行分析。

Figure 2 Current mode driver

Figure 3 Voltage mode driver

在電流模驅(qū)動(dòng)器(CML)傳輸信號(hào)的過程中,尾電流為整個(gè)電路提供恒定的電流,M1、M2的柵極分別是信號(hào)的輸入端,M1和M2的尺寸盡量選擇大尺寸,輸出阻抗近似為負(fù)載電阻R。電阻R的阻值為50 Ω,以實(shí)現(xiàn)信道的阻抗匹配,降低信道對(duì)信號(hào)的反射和衰減,當(dāng)輸入信號(hào)Vin_n為低電平,Vin_p為高電平時(shí),晶體管M1導(dǎo)通,晶體管M2截止,整個(gè)電路的電流如式(1)和式(2)所示:

(1)

(2)

在電壓模驅(qū)動(dòng)電路(SST)傳輸信號(hào)的過程中,M1與M2的柵極作為信號(hào)Vin_p的輸入端,M3與M4的柵極作為信號(hào)Vin_n的輸入端,信號(hào)傳輸過程中,當(dāng)輸入為高電平時(shí),NMOS管導(dǎo)通,當(dāng)輸入為低電平時(shí),PMOS管導(dǎo)通。設(shè)計(jì)過程中,NMOS管與PMOS管尺寸應(yīng)匹配,以保證信號(hào)在傳輸過程中保持穩(wěn)定。CMOS管導(dǎo)通電阻與串聯(lián)電阻之和應(yīng)為50 Ω,以實(shí)現(xiàn)與信道的阻抗匹配。當(dāng)Vin_p為高電平,Vin_n為低電平時(shí),M2、M3導(dǎo)通,整個(gè)電路的工作電流為式(3):

I3=I

(3)

通過上面的分析可知,電流模驅(qū)動(dòng)器在工作時(shí),負(fù)載中流過的電流為尾電流的1/4,其中3/4的電流被晶體管消耗了。反觀電壓模驅(qū)動(dòng)電路,電流的利用效率高,輸出相同的電壓擺幅的情況下,電流模驅(qū)動(dòng)器要消耗4倍的電流。因此,電流模驅(qū)動(dòng)電路的功耗是電壓模驅(qū)動(dòng)電路的4倍。UCIe協(xié)議中要求芯粒間互連要盡可能地降低功耗,電壓模驅(qū)動(dòng)相較于電流模驅(qū)動(dòng)具有功耗低、線性度好等優(yōu)點(diǎn),因此本文采用電壓模驅(qū)動(dòng)電路,以達(dá)到降低功耗的目的。

2.3 前饋均衡

信號(hào)在傳輸過程中,由于信道的非理想性,會(huì)受到串?dāng)_、反射和噪聲等諸多因素干擾,導(dǎo)致信號(hào)產(chǎn)生碼間干擾ISI(InterSymbol Interference)[7]。為了消除碼間干擾,需要在發(fā)射端和接收端采用相應(yīng)的均衡技術(shù),以補(bǔ)償或抵消信道的衰減。常用的均衡器有前饋均衡器FFE(FeedForward Equalizer)、判決反饋均衡器(Decision Feedback Equalizer)和連續(xù)時(shí)間線性均衡器(Continuous Time Linear Equalizer)[8]。

在發(fā)射端常用的是前饋均衡器。前饋均衡器的原理圖如圖4所示,主要由延時(shí)單元、乘法單元和加法單元組成。數(shù)據(jù)通過延遲單元后,分為前抽頭、主抽頭和后抽頭,延遲的數(shù)據(jù)乘上不同的抽頭系數(shù),最后將數(shù)據(jù)進(jìn)行疊加。前饋均衡技術(shù)主要應(yīng)用于發(fā)射端,該技術(shù)可以降低信號(hào)前后的干擾,但是由于抽頭個(gè)數(shù)不是無限的,干擾無法完全消除。前饋均衡器(FFE)有2種實(shí)現(xiàn)方式。一種是增加信號(hào)高頻分量來抵消或降低信道對(duì)高頻信號(hào)的衰減,這種方式也被稱為預(yù)加重;另一種是降低低頻分量,確保信號(hào)通過信道后的完整性,也被稱為去加重。

Figure 4 Principle block diagram of feedforward equalizer

UCIe協(xié)議中建議發(fā)送端速率在24 Gbps和32 Gbps時(shí),發(fā)送端采用前饋均衡的方式,均衡強(qiáng)度為-2.2 dB(±0.5 dB)。當(dāng)速率較低時(shí),由于信道距離短,不進(jìn)行發(fā)送端均衡,從而降低功耗。

3 電路設(shè)計(jì)與功耗分析

3.1 可調(diào)前饋均衡器總體結(jié)構(gòu)

根據(jù)UCIe協(xié)議提出的芯粒間互連標(biāo)準(zhǔn),速率在32 Gbps時(shí),均衡強(qiáng)度為-2.2 dB(±0.5 dB)。本文在設(shè)計(jì)前饋均衡器時(shí),要求均衡強(qiáng)度至少能夠達(dá)到-2.7 dB。該驅(qū)動(dòng)器設(shè)計(jì)的最大均衡強(qiáng)度為-3.7 dB。

前饋均衡器可分為去加重和預(yù)加重2種。為了實(shí)現(xiàn)低功耗,本文設(shè)計(jì)采用的是去加重的前饋均衡器,通過調(diào)整各個(gè)抽頭slice的數(shù)量,來調(diào)整抽頭系數(shù),從而實(shí)現(xiàn)不同的均衡強(qiáng)度?？烧{(diào)前饋均衡器總體結(jié)構(gòu)如圖5所示。

Figure 5 Overall structure of adjustable feedforward equalizer

3.2 可調(diào)前饋均衡器設(shè)計(jì)與功耗分析

SST電壓模驅(qū)動(dòng)器主要包括上拉支路和下拉支路,上拉電路由PMOS管和串聯(lián)電阻組成,下拉電路由NMOS管和串聯(lián)電阻組成。在設(shè)計(jì)電路的過程中,使得串聯(lián)電阻的阻值相等,PMOS管和NMOS管的數(shù)量保持一致,方便版圖設(shè)計(jì)。PMOS管和NMOS管的尺寸要匹配,使得信號(hào)在傳輸過程中上下支路的阻抗相等[9]。一個(gè)SST電路稱為一個(gè)slice,其中,單個(gè)slice的輸出阻抗為N×R,N為SST電壓模驅(qū)動(dòng)器的總個(gè)數(shù),驅(qū)動(dòng)器之間都是并聯(lián)的關(guān)系;R=50 Ω,為信道的特征阻抗?？偟妮敵鲎杩筊out如式(4)所示:

(4)

在設(shè)計(jì)單個(gè)slice時(shí),由于輸出阻抗由晶體管的導(dǎo)通電阻和串聯(lián)電阻組成,隨工藝、溫度、電壓的變化而變化。晶體管的尺寸大小的選取要經(jīng)過仔細(xì)分析,串聯(lián)電阻的阻值越大,整個(gè)輸出阻抗受到溫度等因素的影響越小。但是,若串聯(lián)電阻的阻值選取過大,晶體管的尺寸也要變大才能降低晶體管的導(dǎo)通電阻,這樣會(huì)引起較大的負(fù)載電容;同時(shí),晶體管漏極與源極間電壓Vds過小也會(huì)導(dǎo)致晶體管處于截止?fàn)顟B(tài)[10]。在選擇晶體管尺寸的過程中需要考慮多個(gè)參數(shù),最終本文設(shè)計(jì)中電路總電阻與串聯(lián)電阻之比設(shè)為4∶3。

利用SST電壓模驅(qū)動(dòng)電路來實(shí)現(xiàn)FFE均衡,通過串并轉(zhuǎn)換電路的信號(hào)經(jīng)過一個(gè)UI的延遲單元后,分為主抽頭和延遲抽頭,通過控制延遲抽頭接入slice的數(shù)量來控制均衡強(qiáng)度,在延遲抽頭接入slice數(shù)量變化時(shí),保持總體的slice數(shù)不變,從而使得輸出阻抗等于傳輸信道的特征阻抗,實(shí)現(xiàn)阻抗匹配。

整個(gè)電路的簡(jiǎn)化原理圖如圖6和圖7所示,其中,M表示主抽頭對(duì)應(yīng)的slice數(shù),P表示延遲抽頭對(duì)應(yīng)的slice數(shù),K表示slice的總數(shù),K=M+P且K=N;RT表示接收端終端對(duì)地電阻,RM和RP分別表示主抽頭和延遲抽頭的等效阻抗。下面分析輸入不同信號(hào)時(shí),輸出電壓的變化情形:

Figure 6 Equivalent circuit 1

Figure 7 Equivalent circuit 2

當(dāng)D[n]=1,D[n-1]=1時(shí),電路等效為圖6,輸出電壓如式(5)所示:

(5)

當(dāng)D[n]=0,D[n-1]=0時(shí),電路等效為圖7,輸出電壓如式(6)所示:

(6)

其中,RT、RM和RP以及并聯(lián)之后的電阻分別如式(7)～式(11)所示:

(7)

(8)

(9)

(10)

(11)

將式(10)和式(11)代入式(5)和式(6)后,得到去加重后的輸出電壓Vout1和Vout2,如式(12)和式(13)所示:

(12)

(13)

可以看出,輸出的電壓跟抽頭的slice數(shù)量有關(guān)系,通過調(diào)整抽頭接入的slice數(shù)量來實(shí)現(xiàn)強(qiáng)度均衡。去加重后輸出信號(hào)的電壓差Vb如式(14)所示:

(14)

當(dāng)D[n]=1,D[n-1]=0時(shí),無論是主抽頭還是延遲抽頭都是PMOS管導(dǎo)通,所有slice并聯(lián)的等效電阻值等于信道的特征阻抗50 Ω,輸出電壓為VDD/2。當(dāng)D[n]=0,D[n-1]=1時(shí),無論是主抽頭還是延遲抽頭都是NMOS管導(dǎo)通,電路中沒有電流流過,輸出電壓為0 V。輸出信號(hào)沒有去加重情況下的電壓差Va如式(15)所示:

(15)

信號(hào)經(jīng)過FFE均衡后的波形如圖8所示,信號(hào)的擺幅為VDD/2,經(jīng)過去加重后的輸出電壓分別為Vout1和Vout2。再通過調(diào)整延遲抽頭接入slice的數(shù)量來改變Vout1和Vout2之間的電壓差,接入slice的數(shù)量越多,RP的阻值越小,Vout1和Vout2之間的電壓差越小,去加重的程度越大。Vout1和Vout2之間的電壓差變化的步長(zhǎng)為2/K,其中,K為slice的總數(shù)。均衡強(qiáng)度公式如式(16)所示:

(16)

Figure 8 Waveform of signal after FFE

本文設(shè)計(jì)可以實(shí)現(xiàn)3 bit 8位的均衡調(diào)節(jié)。當(dāng)控制位全為1時(shí),均衡強(qiáng)度最大為-3.7 dB,發(fā)射機(jī)可以控制去加重程度,以適應(yīng)不同的信道衰減。

采用0.9 V電源供電時(shí),驅(qū)動(dòng)電路阻抗為50 Ω,理論電流取平均值為4.5 mA。根據(jù)式(17),計(jì)算得到除去控制電路的驅(qū)動(dòng)器理論功耗為4.05 mW。由第2節(jié)推導(dǎo)結(jié)論可知,若采用電流模驅(qū)動(dòng),功耗為該電路的4倍,即16.2 mW。當(dāng)采用0.8 V電源供電時(shí),理論功耗為3.2 mW;當(dāng)采用1 V電源供電時(shí),理論功耗為5 mW。

(17)

4 實(shí)驗(yàn)與結(jié)果分析

4.1 信道傳輸參數(shù)

利用網(wǎng)絡(luò)分析儀對(duì)真實(shí)21 mm短距離信道參數(shù)進(jìn)行提取,得到的傳輸信道頻率響應(yīng)曲線如圖9所示,發(fā)射機(jī)數(shù)據(jù)傳輸速率為32 Gbit/s,奈奎斯特頻率為16 GHz。根據(jù)測(cè)量得到的傳輸信道在16 GHz下的衰減為-2.37 dB?？梢钥闯?信號(hào)在低頻處衰減較小,隨著頻率的升高,信道質(zhì)量呈指數(shù)型降低。由于是短距離信道,信號(hào)衰減程度不大,在發(fā)射機(jī)設(shè)計(jì)時(shí),最大的均衡強(qiáng)度為-3.7 dB,該發(fā)射機(jī)可以在此信道正常傳輸信號(hào)。

Figure 9 Frequency response curve of transmission channel

4.2 輸出信號(hào)

采用CMOS 28 nm工藝進(jìn)行仿真驗(yàn)證。通過調(diào)整去加重控制電路,驗(yàn)證發(fā)射機(jī)電路的均衡功能。改變8種不同的去加重控制程度,所有仿真波形疊加圖如圖10所示,信號(hào)擺幅為電源電壓的一半,即450 mV。不開啟均衡和最大強(qiáng)度均衡后的眼圖如圖11所示,信號(hào)經(jīng)過去加重后的幅度為291 mV,經(jīng)過計(jì)算均衡強(qiáng)度為-3.78 dB,與理論計(jì)算的結(jié)果基本一致。

Figure 10 Waveforms under different equilibrium intensities

Figure 11 Eye map after turning on equalization

電源電壓分別為0.8 V,0.9 V和1 V時(shí),信號(hào)擺幅隨著電源電壓的升高而增大,不同電壓下調(diào)整合適的均衡強(qiáng)度后,信號(hào)經(jīng)過信道后的眼圖如圖12所示。信號(hào)在0.8 V供電時(shí),眼高為220 mV,眼寬為27.19 ps。信號(hào)在0.9 V供電時(shí),眼高為253 mV,眼寬為27 ps。信號(hào)在1 V供電時(shí),眼高為282.3 mV,眼寬為26.18 ps。

Figure 12 Eye maps after enabling equalization through channels under different voltages

Figure 13 Transient currents at different voltages

測(cè)試發(fā)射機(jī)驅(qū)動(dòng)電路功耗。該電路功耗由驅(qū)動(dòng)器和控制電路2部分組成。通過對(duì)電源輸出電流進(jìn)行積分得到平均電流值來計(jì)算功耗,如式(18)所示。通過計(jì)算可知,電源電壓為0.8 V時(shí),功耗為3.2 mW;電源電壓為0.9 V時(shí),功耗為4.0 mW;電源電壓為1 V時(shí),功耗為5.1 mW。理論功耗在不同電壓下分別為3.2 mW,4.05 mW和5.0 mW,仿真結(jié)果與理論計(jì)算功耗基本相同。不同電壓下的瞬態(tài)電流如圖13所示。

(18)

本文與其他文獻(xiàn)中發(fā)射機(jī)的參數(shù)對(duì)比如表1所示。可以看出,本文發(fā)射機(jī)驅(qū)動(dòng)電路支持更高的傳輸速率且具有較低的功耗。

Table 1 Comparison of transmitter parameters between this paper and other literature

5 結(jié)束語

本文針對(duì)UCIe協(xié)議提出的芯粒間互連標(biāo)準(zhǔn),設(shè)計(jì)并實(shí)驗(yàn)了面向芯粒間互連的低功耗發(fā)射機(jī)驅(qū)動(dòng),對(duì)CML電流模驅(qū)動(dòng)器與SST電壓模驅(qū)動(dòng)器的功耗進(jìn)行了分析,詳細(xì)介紹了基于SST電壓模驅(qū)動(dòng)器實(shí)現(xiàn)FFE均衡的工作原理并進(jìn)行了功耗分析。最后,通過提取真實(shí)信道的參數(shù),對(duì)發(fā)射機(jī)進(jìn)行了仿真驗(yàn)證。測(cè)試結(jié)果表明,輸出信號(hào)的眼圖以及均衡強(qiáng)度符合設(shè)計(jì)指標(biāo)。在28 nm設(shè)計(jì)工藝下,最大均衡強(qiáng)度為-3.7 dB。0.9 V電源電壓下,眼高為253 mV,眼寬為27 ps,功耗僅為4.0 mW。