王南，楊晨，田相鵬

（恩施州紅巖寺微波站，湖北恩施，445000）

0 引言

高頻變壓器作為開關電源中關鍵的器件之一，對電源的安全、穩(wěn)定運行具有重要作用，其中高頻變壓器的導通電流數據作為表征高頻變壓器安全運行的主要參數，對高頻變壓器的導通電流數據采集和分析具有重要作用。目前對高頻變壓器運行情況（主要是否飽和情況）進行測量與判斷的方法主要是用示波器觀測電流波形[1~2]，或者給高頻變壓器添加偏置電流再測量電感[3~4]，根據電感量來判斷是否飽和，這種定性的觀測方法準確度較低。文獻[5]采用了自動測量方法來評估高頻變壓器的電參數，但主要用來評估溫升直流損耗，對是否飽和無法評估。因此，有必要對電流數據進行采集，以便精確地分析高頻變壓器的關鍵電參數，比如飽和電流、伏秒容量、飽和電感等。由于高頻變壓器的導通電流上升速度非常快，需要采用高速數據采集系統(tǒng)配合精確的H 橋控制邏輯，才能實現對電流數據的采集。因此，本文在已有基礎上[6]，運用FPGA、高速ADC和SOPC 技術，進一步提高采樣率，實現了最高20MSPS的采樣速率，而且對電路及結構進行了優(yōu)化，比如在FPGA中增加了死區(qū)時間產生器，更改了用74 芯片設計的邏輯保護電路等，為后續(xù)對高頻變壓器電參數的分析與測試具有重要的作用。

1 總體設計方案

如圖1 所示為本文提出的基于SOPC[7~8]的高頻變壓器導通電流采集系統(tǒng)結構圖。整個系統(tǒng)結構分為兩個部分：一是FPGA 內部邏輯電路，主要模塊電路有：NIOSII 處理器電路、自定義IP 核電路和對外接口電路，這部分電路是運用Verilog 開發(fā)的數字控制邏輯電路。二是FPGA 外部電路，該部分電路主要有3 個部分構成：H 橋驅動電路、ADC 隔離采樣電路和電源電路。

圖1 系統(tǒng)整體架構示意圖

FPGA 內部電路主要是數字邏輯電路。NIOSII 處理器電路是一個能讓NIOSII 運行的最小系統(tǒng)電路。對外接口邏輯電路主要是基于Uart 通信的串口屏顯示和上位機軟件，通過外接顯示屏可以實時顯示采樣到的電流波形，也可以連接上位機軟件將電流數據發(fā)送到上位機。自定義IP 核是本文的核心控制邏輯電路，該電路實現H 橋控制邏輯與ADC 數據采樣的同步精確控制，即當H 橋打開給高頻變壓器施加激勵時，ADC 驅動電路要同步進行數據存儲；當H 橋關閉時，ADC 驅動電路要同步進行關閉；當采樣完成后還需要給NIOSII 處理器發(fā)送采樣完成信號。

FPGA 外部電路中，H 橋驅動電路運用光耦隔離，實現低壓的邏輯電路與大電流的H 橋電路隔離，保障低壓控制電路的安全、穩(wěn)定運行。ADC 采樣電路主要包含一個隔離運放和ADC 采樣電路，隔離運放的作用和光耦類似，也是實現大電流的H 橋電路與低壓的弱電電路隔離，同時隔離運放還起到一個濾波和放大的作用，由于隔離運放[9]對高頻信號具有很好的濾波效應，在本系統(tǒng)的應用中將極大地減小了導通電流的高頻干擾。電源電路分為兩部分，一個是給H 橋供電的24VDC/20A 的大電流電源，一個是給低壓控制電路供電的輔助電源，輔助電源部分均采用隔離電源，從而實現低壓控制電路與大電流的H 橋測量電路電氣隔離。

2 硬件電路設計

硬件電路主要包含三個部分：H 橋驅動電路、高速ADC 采樣電路和FPGA 內部邏輯控制電路。H 橋電路實現對待測的高頻變壓器施加激勵信號；高速ADC 電路實現電流信號的高速采樣，通常開關電源PWM 的時鐘都在幾十或者幾百kHz，有的甚至達到MHz 級別，即電感充放電的時間在幾十或者幾百μs，因此需要用到高速ADC 來實現信號采集；由于傳統(tǒng)的單片機無法實現高速ADC 接口設計，因此本系統(tǒng)需要運用FPGA來實現高速ADC的控制與信號采集。

2.1 H 橋驅動電路

控制信號從FPGA 的引腳發(fā)出，經過光耦隔離后，到達MOS 驅動芯片。光耦選擇高速光耦芯片TLP2362。MOS 驅動H 橋電路如圖2 所示，驅動芯片選擇IR2110S 芯片，該芯片為雙路驅動芯片，可同時驅動高壓側和低壓側的MOS 管。當驅動端口HL+和HR-為高電平，HL-和HR+為低電平時，MOS 管Q1 和Q4 導通，Q2 和Q3 截止，待測高頻變壓器導通，導通電流從零開始逐漸增加，采樣電阻R24 和R25 上電壓從零開始上升；當驅動端口HL+和HR-為低電平，HL-和HR+為高電平時，MOS 管Q1 和Q4 截止，Q2 和Q3 導通，待測高頻變壓器被施加反向電壓，導通電流逐漸減小，采樣電阻R24 和R25 上電壓逐漸減小。電阻R37 和R38 是在MOS 管處于打開與關斷的死區(qū)電壓時間段，為高頻變壓器提供一個能量釋放通道。通過ADC 檢測采樣電阻R24和R25 上的電壓值就可以計算得到高頻變壓器的導通電流值。

圖2 H 橋驅動電路

2.2 電流采樣電路

電流采樣電路如圖3 所示，該電路為ADC 采樣電路的信號處理部分，主要功能是對高頻變壓器的電流信號進行濾波與放大處理。本系統(tǒng)中考慮了低壓弱電部分與大電流的H 橋部分的電氣隔離，因此ADC 采樣電路部分采用了隔離運算放大器電路。隔離運算放大器采用芯片AMC1200，該芯片具有獨特的線性、高輸入共模抑制、低直流誤差低溫漂，另外該芯片具有很好地濾除高頻噪聲的能力，而且自帶放大8 倍的效果，非常適合電流采樣中的小信號高噪聲信號處理。本系統(tǒng)中AMC1200 的輸入方式為單端輸入，由于AMC1200 的輸出是差分信號，因此，需要用運放UD1A 將差分信號轉換為單端信號，該信號再通過一個簡易的RC 濾波器后得到信號ADC_LI，然后將該信號接到高速ADC 的模擬輸入引腳。

圖3 電流采樣電路

高速ADC 芯片選擇恩瑞浦公司生產的3PA1030，是一款恩瑞浦推出的單電壓芯片，10 位，50MSPS（Million Samples Per Second，每秒采樣百萬次）模數轉換器，本系統(tǒng)中由于需要考慮到FPGA 內部電路狀態(tài)切換，目前采樣率只設計為20MSPS。

2.3 FPGA 內部電路

如圖4 所示為FPGA 內部電路設計。主要包含NIOSII處理器、采樣控制自定義IP 核電路、Uart 通訊模塊、SDRAM 控制器和EPCS flash 控制器等。其中自定義IP 核電路包含ADC 模塊驅動電路、采樣控制邏輯、H 橋控制電路和雙端口RAM 存儲電路，其中采樣控制包含總線接口、采樣控制狀態(tài)機和H 橋驅動狀態(tài)機。Uart1 連接串口屏，實現人機交互；Uart0 連接電腦的串口助手，用于將采樣數據發(fā)送到上位機；自定義IP 核電路負責協(xié)調ADC 驅動控制、H 橋控制和雙端口RAM 對ADC 高速采樣數據的存儲，同時，也負責把采集到的數據通過Avalon-MM 總線發(fā)送給NIOSII處理器。

圖4 FPGA 內部電路結構圖

本系統(tǒng)中應用雙端口RAM 實現數據緩存，因為高速ADC 采樣速率很高（20MSPS），高速率的數據無法實時傳輸給NIOSII 處理器。因此，在數據采樣過程中，將數據臨時存儲在雙端口RAM 中，當數據采集完成后，NIOSII 處理器再從雙端口RAM 中讀取數據即可。

FPGA 內部的各個IP 核電路，運用quartusII 內的Platform Designer 工具來進行連接集成。其中Nios II 處理器是Qsys 系統(tǒng)中最為核心的一個IP 核，它是系統(tǒng)的調控中心，負責中斷分配、地址管理、內存調度等控制任務。Nios II 和各個外設控制器之間通過Avalon 總線通信。

3 軟件設計

軟件設計分為兩個部分，一個是自定義IP 核的運行流程，需要說明的是，該運行流程不是嚴格意義的“軟件”，該部分執(zhí)行機構是用Verilog 設計的數字電路。另一個部分是在NIOSII 處理器中運行的C 語言代碼設計。

3.1 自定義IP 核運行流程

如圖5 所示為自定義IP 核狀態(tài)機的狀態(tài)轉換圖，在上電后默認情況處于初始狀態(tài)；當狀態(tài)機收到NiosII 處理器發(fā)出的開始采樣命令后，狀態(tài)機轉到開始采樣前半周狀態(tài)；在采樣前半周狀態(tài)，H 橋開始動作，高頻變壓器充電，ADC采樣有效，開始數據采樣；當采樣數據達到設定值時，轉到死區(qū)時間生成狀態(tài)；在死區(qū)時間生成狀態(tài)，H 橋處于關閉狀態(tài)，防止H 橋的上下半橋同時導通，造成MOS 開關管燒毀，死區(qū)時間完成后進入開始采樣后半周狀態(tài)；在采樣后半周狀態(tài)，H 橋切換，高頻開關電源放電，當采樣數據達到設定值時，采樣結束，狀態(tài)機轉入采樣完成狀態(tài)。在采樣完成狀態(tài)，samper_ok 信號輸出高電平，指示采樣完成，NiosII 采樣到該信號為高電平時，開始在雙端口RAM 中讀取數據，當數據讀取完成后，NiosII 處理器給寄存器sp_start_reg 寫入0x00，狀態(tài)機轉入初始狀態(tài)，以備下一次測量。

圖5 自定義IP 核運行狀態(tài)機狀態(tài)轉換圖

H 橋的輸出是根據控制邏輯的狀態(tài)變量來實現的，即在初始狀態(tài)和采樣完成狀態(tài)H 橋的HL+、HR-、HL-和HR+均為低電平，此時待測電感處于關閉狀態(tài)；在開始采樣前半周狀態(tài)時，HL+和HR-為高電平，HL-和HR+為低電平；在采樣后半段狀態(tài)時，端口HL+和HR-為低電平，HL-和HR+為高電平。另外由于驅動芯片IR2110S 無死區(qū)電壓保護機制，需要用FPGA 邏輯來產生一個死區(qū)時間，因此在開始采樣前半周完成后，需要進入死區(qū)時間生成狀態(tài)，在該狀態(tài)下，H 橋的HL+、HR-、HL-和HR+均為低電平。

3.2 NIOSII 軟件設計

本系統(tǒng)中采樣與算法計算需要的時間相對較長，輔助功能中的LED 指示燈需要較長時間的延時，而與串口屏的通信的實時性要求較高?？梢钥吹矫總€功能模塊對時間的延時不相同，為了簡化應用程序的編程，本系統(tǒng)采用ucOS 操作系統(tǒng)來實現。設計了3 個任務，分別是電流采樣、串口屏通信和輔助功能。

如圖6 所示為電流采樣的軟件流程圖。上電后，進行系統(tǒng)初始化。然后系統(tǒng)就一直監(jiān)測Uart屏上的開始測量按鈕是否被按下，當開始測量按鈕被按下時，系統(tǒng)開始測量，首先會給自定義IP 核發(fā)送參數（采樣間隔時間和采樣數據量），然后再給自定義IP 核發(fā)送開始測量命令0xaa，此時自定義IP 核會輸出開關管的開啟與關閉邏輯，同時進行高頻變壓器電感電流數據的采樣，并存儲在自定義IP 核內的雙端口RAM 中。然后軟件會一直查詢自定義IP 核是否采樣完成，當采樣完成后，讀取雙端口RAM 中的采樣到的電流數據，當數據讀取完成后，軟件給自定義IP 核發(fā)送結束采樣命令0x00。最后進行電流數據處理。

圖6 NIOSII 處理器內電流采樣流程圖

4 實驗效果

本系統(tǒng)的FPGA 最小系統(tǒng)模塊和高速ADC 模塊選擇正點原子的EP4CE10 最小系統(tǒng)板和雙路高速AD 模塊。搭建的硬件測試平臺如圖7 所示。在測量電流時，采樣間隔固定的設置為0.1μs（最高可實現0.05μs），根據設定采樣數據量，即可控制給高頻變壓器施加激勵的時間，通常來說，隨著施加激勵的時間逐漸增加，高頻變壓器會出現飽和現象，此時電流曲線斜率會快速增加，形成突變波形。

圖7 系統(tǒng)硬件實物圖

如圖8 所示為在上位機上收到的電流數據，可以看到，當給高頻變壓器施加激勵的時間為50μs 時，電流曲線的斜率總體是線性的（也有微小的波動）；當激勵時間加到65μs時，可以看到曲線在末尾段，明顯出現斜率突增的情況，可以根據這個特性來判斷高頻變壓器是否飽和，也可以根據施加激勵的電壓和時間來精確計算高頻變壓器的容量、飽和電流等參數，為高頻變壓器的電參數評估起到重要作用。

圖8 上位機采樣到的電流數據

5 結論

本文設計的基于SOPC 的針對高頻變壓器導通電流高速測量系統(tǒng)，實現了對導通電流的精確測量。通過對導通電流的測量，可以精確評估和計算高頻變壓器的飽和電流、伏秒容量等參數，對開關電源設計和安全運行評估具有重要的指導意義。本系統(tǒng)目前可實現最低0.05μs 的采樣間隔，最大實現20A 的導通電流測量，滿足小功率開關電源的設計驗證需求。后續(xù)還將進一步升級優(yōu)化，實現更快速更大電流容量的測量系統(tǒng)。