傅海鵬 ，項(xiàng)德才

（天津大學(xué) 微電子學(xué)院，天津 300072）

射頻功率放大器位于無(wú)線發(fā)射機(jī)末端，是無(wú)線通訊系統(tǒng)最重要的組成部分之一.其主要功能是把基帶處理后的信號(hào)在一定的線性度范圍內(nèi)放大至指定的功率，并傳遞到天線負(fù)載.無(wú)線收發(fā)系統(tǒng)的主要能量消耗是功率放大器造成的，其效率會(huì)對(duì)便攜式設(shè)備的電池壽命造成影響.并且，以熱形式耗散的能量會(huì)使整個(gè)系統(tǒng)溫度升高，因此熱穩(wěn)定性也是功率放大器的重要指標(biāo).目前，相對(duì)成熟的用于實(shí)現(xiàn)功率放大器的工藝有GaAs 異質(zhì)結(jié)雙極晶體管（Heterojunction Bipolar Transistors，HBT）、射頻絕緣體上硅（Radio Frequency Silicon on Insulator，RF SOI）和SiGe 雙極互補(bǔ)氧化物半導(dǎo)體（Bipolar Complementary Metal Oxide Semiconductor，BiCMOS）.GaAs HBT 具有高線性度、高電流密度和高擊穿電壓的優(yōu)點(diǎn)，但是GaAs 襯底的導(dǎo)熱率較低，因此需要進(jìn)行可靠的熱穩(wěn)定設(shè)計(jì)以防止功放失效.此外GaAs HBT 工藝可供使用的器件相對(duì)較少，往往需要額外的CMOS 芯片來(lái)提供電源和控制，這導(dǎo)致GaAs 功放整體集成度較低.RF SOI工藝具有較高的集成度和襯底隔離度，適合制作低噪聲電路，但SOI 襯底導(dǎo)熱率極差，因此高功率功放利用RF SOI 工藝實(shí)現(xiàn)難度較大.SiGe BiCMOS 工藝集成了SiGe HBT 和標(biāo)準(zhǔn)CMOS 工藝，既具有HBT 的高電流密度和高擊穿電壓的特點(diǎn)，又可以片上集成CMOS 電源和控制電路，適合制作全集成功率放大器.

芯片的面積大小意味著成本的高低，如何利用有限的芯片面積實(shí)現(xiàn)更高的功率、增益和線性度是研究功率放大器的重要方向之一.胡錦等［1］采用 180 nm SiGe BiCMOS 設(shè)計(jì)了一款全集成功率放大器，輸出功率高達(dá)27.73 dBm，但采用三級(jí)共發(fā)射極（Common Emitter，CE），面積較大.Ruan 等［2］采用兩級(jí)CE 級(jí)聯(lián)，面積僅為1.15×1.14 mm2，功率增益可達(dá)27.3 dB，但是其片上未集成CMOS 電源，電路性能受溫度和供電紋波影響較大.Reynier 等［3］采用SOICMOS工藝，5 V供電下飽和功率為35.1 dBm，功率增益為29.5 dB，片上集成CMOS電源，最高工作溫度達(dá)85 ℃，但其封裝較復(fù)雜，成本較高.

針對(duì)上述問(wèn)題，本文提出了一種基于0.35 μm SiGe BiCMOS 的功率放大器.設(shè)計(jì)采用cascode 驅(qū)動(dòng)級(jí)和CE 功率級(jí)級(jí)聯(lián)，減少面積的同時(shí)提高功率增益.此外，片上集成CMOS 電源以提供穩(wěn)定的電流偏置.測(cè)試結(jié)果表明所提出的功放具有較高的增益和線性輸出功率以及較好的熱穩(wěn)定性.

1 電路分析與實(shí)現(xiàn)

1.1 電路結(jié)構(gòu)設(shè)計(jì)

為達(dá)到較高的功率增益，功放一般采用多級(jí)結(jié)構(gòu)，由驅(qū)動(dòng)級(jí)和功率級(jí)構(gòu)成.驅(qū)動(dòng)級(jí)將輸入的信號(hào)初步放大，使其具有一定的功率從而推動(dòng)功率級(jí).本設(shè)計(jì)的目標(biāo)增益為30 dB，考慮設(shè)計(jì)余量為2 dB，仿真增益需要達(dá)到32 dB.本文采用的工藝下的CE 增益約為17 dB，考慮到全片上匹配的損耗較大，每一級(jí)匹配的損耗約為2 dB.若采用兩級(jí)CE 結(jié)構(gòu)，兩級(jí)放大器的有源部分貢獻(xiàn)約34 dB 的增益，輸入、級(jí)間和輸出各貢獻(xiàn)2 dB 的插入損耗，則至多得到28 dB 的增益，無(wú)法滿足設(shè)計(jì)指標(biāo).如采用CE，那么至少需要三級(jí)級(jí)聯(lián)，即驅(qū)動(dòng)級(jí)由兩級(jí)CE 構(gòu)成.由于每?jī)杉?jí)間需要進(jìn)行級(jí)間匹配，三級(jí)級(jí)聯(lián)則需要兩個(gè)級(jí)間匹配，用于實(shí)現(xiàn)阻抗變換的片上電容和電感將占用大部分面積，這不利于芯片的小型化.圖1為cascode結(jié)構(gòu)小信號(hào)模型，為了更加直觀對(duì)比CE 與cascode 結(jié)構(gòu)電壓增益，忽略輸入電導(dǎo)gπ1與gπ2及結(jié)電容的影響，可得到

圖1 cascode結(jié)構(gòu)小信號(hào)模型Fig 1 Small signal model of the cascode structure

式中g(shù)m與go分別為晶體管的跨導(dǎo)與輸出電導(dǎo)，對(duì)比兩式可直觀的看出cascode 結(jié)構(gòu)的電壓增益Acas為CE 結(jié)構(gòu)電壓增益ACE的gm2/go2倍.本文采用工藝下的cascode 結(jié)構(gòu)的仿真增益約為21 dB，按照上文所述進(jìn)行計(jì)算，含全片上匹配損耗的兩級(jí)放大器總增益為32 dB，可以滿足設(shè)計(jì)要求.因此本設(shè)計(jì)采用cascode 驅(qū)動(dòng)級(jí)和CE 功率級(jí)級(jí)聯(lián).如圖2 所示為電路的整體結(jié)構(gòu).

圖2 電路的整體結(jié)構(gòu)圖Fig 2 The overall structure diagram of the circuit

1.2 CMOS電源

由于GaAs HBT 功放偏置電路的參考電流需要片外CMOS 芯片提供，這大大降低了放大器的集成度，提高了成本.為節(jié)省成本，可以選擇采用簡(jiǎn)單的電壓加電阻形成的簡(jiǎn)易電流源提供參考電流，但是晶體管和電阻均具有一定的溫度系數(shù)，當(dāng)溫度變化時(shí)參考電流會(huì)發(fā)生變化，并且外界供電的紋波也會(huì)引入噪聲，從而影響放大器的偏置狀態(tài)［4-5］.

圖3 為采用電阻形成的簡(jiǎn)易電流源，當(dāng)供電電源的變化為ΔVDD時(shí)，偏置電流變化ΔIbias為

圖3 簡(jiǎn)易電流源Fig 3 Schematic of the simple current source

式中，EW與EL分別代表發(fā)射極寬度和長(zhǎng)度，rf代指射頻管，1 表示晶體管Q1.本設(shè)計(jì)采用SiGe BiCMOS 工藝，在片上集成了CMOS 電源以提供穩(wěn)定的參考電流，圖4 為CMOS 電源的原理圖.MOS 管MP1、MP2，晶體管Q0、Q1，電阻R，運(yùn)放A構(gòu)成了基本的帶隙基準(zhǔn)電路，產(chǎn)生的電流經(jīng)MP3倍數(shù)復(fù)制后為放大器的偏置電流鏡Q2提供參考電流.此外，為滿足低功耗工作的需求，該電源配備控制端，當(dāng)外界使能信號(hào)為高電平時(shí)電源輸出參考電流，放大器開(kāi)始工作，將輸入的一段包絡(luò)放大；當(dāng)使能信號(hào)為低電平時(shí)電源關(guān)閉電流，放大器關(guān)閉.該使能信號(hào)在測(cè)試階段由測(cè)試使用的信號(hào)源提供，在實(shí)際應(yīng)用階段由基帶芯片提供.圖5 為放大器動(dòng)態(tài)工作的原理圖.

圖4 CMOS電源原理圖Fig 4 Schematic of the CMOS power supply

圖5 放大器動(dòng)態(tài)工作的原理圖Fig 5 Schematic of amplifier dynamic operation

1.3 輸出匹配設(shè)計(jì)

輸出匹配的設(shè)計(jì)是功率放大器設(shè)計(jì)最重要的部分之一，其目的是實(shí)現(xiàn)功率放大器的最大功率傳輸.設(shè)計(jì)輸出匹配，首先要通過(guò)負(fù)載牽引（Load Pull）確定集電極端的最佳負(fù)載Zopt，然后選擇適當(dāng)?shù)耐負(fù)鋵⑻炀€端的50 Ω 阻抗變化為Zopt.由于功率級(jí)功率較高，需要多個(gè)晶體管并聯(lián)構(gòu)成，因此輸出阻抗很低，輸出匹配的阻抗變換比很大，往往需要多階結(jié)構(gòu)實(shí)現(xiàn).然而，片上電感不但損耗大也不便于后期調(diào)試，并且需要較大的面積，因此輸出匹配往往采用片外實(shí)現(xiàn).本設(shè)計(jì)為全集成放大器，采用全片上的匹配元件，具有一定的設(shè)計(jì)和調(diào)試難度.圖6 為放大器的輸出匹配原理圖.

圖6 輸出匹配原理圖Fig 6 Schematic of the output matching

圖中L1與C1在基波頻率表現(xiàn)為感性，在二次諧波頻率諧振以減少二次諧波分量的發(fā)射.L2與C2在基波頻率表現(xiàn)為容性，在三次諧波頻率諧振以減少三次諧波分量的發(fā)射.在基波頻率，匹配網(wǎng)絡(luò)整體呈現(xiàn)帶通特性，因此放大器具有較好的帶外抑制特性.W1與W2為金絲鍵合線，并不參與匹配，W1超過(guò) 1 000 μm電路性能不對(duì)其敏感.

1.4 偏置電路設(shè)計(jì)

放大器若想正常工作，需要設(shè)計(jì)合理的偏置電路以提供穩(wěn)定的偏置電流.但不同于小信號(hào)放大器，功率放大器處理的信號(hào)幅度變化較大，若使用一般的電流鏡偏置，很難使其在較寬的輸出功率范圍內(nèi)保持線性.Yang 等［6］提出了一種自適應(yīng)的偏置電路，通過(guò)在電流鏡結(jié)構(gòu)的基礎(chǔ)之上引入緩沖管來(lái)降低放大器的AM-AM（幅度）失真與AM-PM（相位）失真.本文采用該偏置拓?fù)?，并在其基礎(chǔ)上增加熱穩(wěn)定機(jī)制以提高放大器的熱穩(wěn)定性.圖7為偏置電路的原理圖.

圖7 偏置電路原理圖Fig 7 Schematic of the bias circuit

Q2為緩沖管，Q2與R1構(gòu)成補(bǔ)償結(jié)構(gòu)，用于減少功率放大器的AM-AM 失真與AM-PM 失真，調(diào)節(jié)R1的大小可以控制補(bǔ)償效果的強(qiáng)弱［7］.Qref稱為參考管，在實(shí)際版圖設(shè)計(jì)當(dāng)中需要將Qref放置在射頻功率管陣列Qrf附近［8］.當(dāng)熱耗散導(dǎo)致功率管Qrf溫度升高時(shí)，參考管Qref溫度隨之升高，由于二極管結(jié)壓Vbe具有負(fù)溫度系數(shù)［9］，Vbe下降導(dǎo)致P 點(diǎn)處的電位Vp降低，偏置電流Ibias下降，這會(huì)減小放大器的增益從而降低輸出功率，熱耗散的功率Pdi也隨之降低，放大器的溫度T下降，這樣形成了一個(gè)負(fù)反饋機(jī)制，放大器溫度處于一個(gè)閉環(huán)的系統(tǒng)，因此提高了功放的熱穩(wěn)定性.功率管陣列采用14 個(gè)3 指晶體管并聯(lián)構(gòu)成，為避免形成熱點(diǎn)導(dǎo)致增益崩塌［10］，設(shè)計(jì)采用了一種分布式的基極鎮(zhèn)流電阻，如圖7 中的Rbi所示.所謂分布式，即在每個(gè)3 指晶體管基極均串聯(lián)鎮(zhèn)流電阻，這樣做可以使電流分布更加的均勻，熱分布也更加均勻［11］.為了在仿真階段對(duì)所提出的熱穩(wěn)定偏置電路和分布式鎮(zhèn)流電阻進(jìn)行驗(yàn)證，本文采用了一種基于熱阻矩陣的電路級(jí)別的熱仿真控件進(jìn)行電熱協(xié)同仿真.基本原理為利用電仿真得到晶體管陣列中第i個(gè)晶體管熱耗散消耗的功率Pdi，計(jì)算公式為

式中，Uce代表晶體管集電極與發(fā)射極間的電壓降，Idi代表流經(jīng)第i個(gè)晶體管未能傳輸?shù)捷敵銎ヅ涠纳⒌碾娏?，Rthij（i≠j）代表晶體管陣列中第i個(gè)晶體管與第j個(gè)晶體管之間的熱耦合電阻，單位為℃/W，可通過(guò)簡(jiǎn)單的實(shí)驗(yàn)獲得［12-14］.得到的溫升ΔTi用于下一輪迭代計(jì)算，模擬實(shí)際工作中發(fā)熱導(dǎo)致性能的變化.圖8 為功放的大信號(hào)后仿結(jié)果.可以看出放大器P1dB可達(dá)25.4 dBm，此時(shí)的功率附加效率（Power Added Efficiency，PAE）為39%，最高結(jié)溫小于65 ℃，未產(chǎn)生熱點(diǎn)和增益崩塌，所提出的熱穩(wěn)定措施在仿真階段得到了驗(yàn)證.

圖8 大信號(hào)后仿結(jié)果Fig 8 Post-simulation results of large signal

2 整體電路與實(shí)現(xiàn)

電路的整體原理圖如圖9 所示，電路元件全片上集成，通過(guò)硅通孔（Through Silicon Via，TSV）實(shí)現(xiàn)接地，射頻輸入輸出和集電極供電通過(guò)金線連接到外部.C4、C5及L4構(gòu)成T 型輸入匹配，整體呈現(xiàn)高通特性.放大器每一級(jí)的輸入端均采用并聯(lián)RC 結(jié)構(gòu)提高電路穩(wěn)定性.電路具有ESD（靜電釋放）防護(hù)功能，為不占用額外的面積，將其放置于打線端口下方.設(shè)計(jì)通過(guò)0.35 μm SiGe BiCMOS 工藝進(jìn)行流片，整體芯片面積僅為1.25×0.76 mm2.芯片顯微鏡照片如圖10 所示，信號(hào)從左側(cè)進(jìn)入，依次通過(guò)輸入匹配、驅(qū)動(dòng)級(jí)管芯、級(jí)間匹配、功率級(jí)管芯和輸出匹配，最終從右側(cè)輸出.這種橫向布局有效利用管芯的空間將各級(jí)匹配分離，從而避免匹配間的電磁信號(hào)干擾.CMOS 電源位于芯片邊緣，遠(yuǎn)離射頻主電路，且射頻地與模擬地分離，這樣做可以有效避免射頻電路的噪聲和泄露信號(hào)對(duì)模擬電路產(chǎn)生影響.

圖9 電路的整體原理圖Fig 9 The overall schematic of the circuit

圖10 芯片顯微鏡照片F(xiàn)ig 10 Microscope photo of the chip

3 結(jié)果與分析

功率放大器芯片通過(guò)銀漿貼在片外測(cè)試板上實(shí)現(xiàn)接地，其余端口通過(guò)金線鍵合到測(cè)試板.芯片采用3.3 V 供電，測(cè)試得到的驅(qū)動(dòng)級(jí)靜態(tài)電流為43 mA，功率級(jí)為74 mA.S參數(shù)測(cè)試采用安捷倫E5063A矢量網(wǎng)絡(luò)分析儀（美國(guó)生產(chǎn)），測(cè)試結(jié)果與后仿結(jié)果的對(duì)比如圖11所示.

圖11 測(cè)試結(jié)果與后仿結(jié)果Fig 11 Test results and post-simulation results

后仿結(jié)果顯示放大器S21（正向傳輸增益）為32.5 dB，S11（輸入反射系數(shù)）&S22（輸出反射系數(shù)）＜-10 dB.在25 ℃室溫下測(cè)試得到的放大器增益約 30 dB，該增益通常需要三級(jí)級(jí)聯(lián)才能實(shí)現(xiàn)，這說(shuō)明所設(shè)計(jì)的cascode 驅(qū)動(dòng)級(jí)能夠提供較高的增益.測(cè)試結(jié)果與后仿結(jié)果相差約2.5 dB，出現(xiàn)此現(xiàn)象的原因是代工廠提供的晶體管建模并非完全準(zhǔn)確，會(huì)和實(shí)際有一定的偏差，此外該芯片是通過(guò)測(cè)試板進(jìn)行測(cè)試，測(cè)試板會(huì)引入非理想的寄生效應(yīng)，導(dǎo)致放大器增益進(jìn)一步下降.為驗(yàn)證功放在環(huán)境溫度變化時(shí)的工作能力，利用溫箱在-45～85 ℃對(duì)放大器進(jìn)行測(cè)試，測(cè)試結(jié)果如圖12所示.

圖12 高低溫下的測(cè)試結(jié)果Fig 12 Test results at high and low temperatures

測(cè)試結(jié)果顯示-45 ℃時(shí)增益為32.9 dB，85 ℃時(shí)增益為26.5 dB，可以看出放大器熱穩(wěn)定性較好，未因結(jié)溫過(guò)高而導(dǎo)致失效，說(shuō)明設(shè)計(jì)采用的熱穩(wěn)定偏置電路和分布式鎮(zhèn)流電阻起到了作用.

大信號(hào)測(cè)試采用NI pxie-5841 矢量信號(hào)收發(fā)器（美國(guó)生產(chǎn)），該儀器可以同時(shí)產(chǎn)生和分析矢量信號(hào).在室溫下，采用連續(xù)波信號(hào)對(duì)功放的增益壓縮特性和效率進(jìn)行測(cè)試，同時(shí)使用高精度紅外線熱分析儀觀測(cè)放大器最高結(jié)溫，結(jié)果如圖13所示.

測(cè)試結(jié)果顯示放大器1 dB 壓縮點(diǎn)處P1dB為 24.3 dBm，PAE 可達(dá)33%.在飽和功率處的最高結(jié)溫小于55 ℃.

為測(cè)試放大器動(dòng)態(tài)工作時(shí)的線性度，采用帶寬為20 MHz 的64-QAM 正交頻分復(fù)用（Orthogonal Frequency Division Multiplexing，OFDM）調(diào)制信號(hào)進(jìn)行測(cè)試，控制信號(hào)的占空比為50%，周期為1 248 μs.測(cè)試結(jié)果如圖14所示.

圖14 DEVM與EVM測(cè)試結(jié)果Fig 14 DEVM and EVM test results

測(cè)試得到放大器在DEVM（動(dòng)態(tài)誤差矢量幅度）為-30 dB 時(shí)的輸出功率為18.1 dBm.EVM（靜態(tài)工作的矢量幅度誤差）與動(dòng)態(tài)工作的DEVM 的測(cè)試曲線幾乎重合，這表明放大器具有較高的線性輸出功率，并且動(dòng)態(tài)工作并未導(dǎo)致其線性度有明顯的退化.表1為本設(shè)計(jì)與其他全集成功率放大器的性能對(duì)比.

表1 提出的功率放大器性能比較Tab.1 Performance comparison of the proposed power amplifier

4 結(jié)論

本文采用SiGe BiCMOS 設(shè)計(jì)了一款全集成功率放大器，集成片上CMOS電源，采用cascode驅(qū)動(dòng)級(jí)提高增益、減少芯片面積，運(yùn)用了一種熱穩(wěn)定偏置電路和分布式鎮(zhèn)流電阻以提高電路熱穩(wěn)定性.測(cè)試結(jié)果顯示放大器增益可達(dá)30 dB，1 dB 壓縮點(diǎn)處的輸出功率為24.3 dBm，功率附加效率為33%，線性度滿足無(wú)線傳輸要求.