張丹婭,繆旻

(1.北京信息科技大學(xué) 智能芯片與網(wǎng)絡(luò)研究中心,北京 100192;2.北京信息科技大學(xué) 光電測(cè)試技術(shù)及儀器教育部重點(diǎn)實(shí)驗(yàn)室,北京 100192)

0 引言

在微系統(tǒng)領(lǐng)域,鎖相環(huán)(phase-locked loop,PLL)用于微系統(tǒng)內(nèi)數(shù)字邏輯芯片及開(kāi)關(guān)電容模塊的時(shí)鐘生成與分配,或高速數(shù)據(jù)傳輸通路的時(shí)鐘數(shù)據(jù)恢復(fù)。集成電路技術(shù)演進(jìn)不僅意味著晶體管尺寸的不斷縮減,也帶來(lái)了時(shí)鐘頻率和數(shù)據(jù)交換速率的日益上升,對(duì)PLL的設(shè)計(jì)與評(píng)測(cè)構(gòu)成了日趨嚴(yán)峻的挑戰(zhàn)。微系統(tǒng)PLL的常規(guī)測(cè)試方法是將輸出信號(hào)經(jīng)封裝引腳引至外部,再借助高精度的示波器、頻譜分析儀[1]等測(cè)量?jī)x器提取抖動(dòng)參數(shù)。待測(cè)信號(hào)容易受到封裝體內(nèi)部/外部電路負(fù)載、噪聲源、各級(jí)互連及引腳寄生效應(yīng)、串?dāng)_等非理想因素影響[2]。從長(zhǎng)遠(yuǎn)來(lái)看,微系統(tǒng)外部的抖動(dòng)測(cè)量技術(shù)在測(cè)試成本、研發(fā)周期、測(cè)量精度上已無(wú)法滿足抖動(dòng)測(cè)量需求。內(nèi)建自測(cè)試(built-in self-test,BIST)技術(shù)能夠?qū)LL時(shí)鐘輸出進(jìn)行原位監(jiān)測(cè),反映其在工作狀態(tài)下的實(shí)際性能,近年來(lái)受到了微系統(tǒng)開(kāi)發(fā)者和測(cè)試工程師的高度關(guān)注。

PLL內(nèi)建自測(cè)試技術(shù)主要關(guān)注時(shí)域參數(shù)中的抖動(dòng),常見(jiàn)的抖動(dòng)測(cè)量電路中RO電路[3]容易受到工藝電壓溫度(process voltage temperature,PVT)的影響而引入測(cè)量誤差;TVC電路[4]將輸入兩信號(hào)的時(shí)間差轉(zhuǎn)換為電壓差,將測(cè)量的電壓值直接轉(zhuǎn)換為抖動(dòng)值,但面積開(kāi)銷(xiāo)大、工作速度慢;VDL電路[5]由于延時(shí)單元的不匹配需要校準(zhǔn),并需要電路具有魯棒性;欠采樣電路[6]容易集成、測(cè)量分辨率高、受PVT影響小,且面積開(kāi)銷(xiāo)小,同時(shí)不需要對(duì)輸出的待測(cè)信號(hào)進(jìn)行額外的校準(zhǔn)。綜合考慮,本文選用欠采樣抖動(dòng)測(cè)量電路作為研究重點(diǎn)。

本文在Simulink中對(duì)PLL電路進(jìn)行建模仿真,得到帶有一定抖動(dòng)的輸出信號(hào),作為內(nèi)建自測(cè)試電路設(shè)計(jì)與實(shí)現(xiàn)的研究對(duì)象。設(shè)計(jì)基于邊沿對(duì)齊的欠采樣周期抖動(dòng)測(cè)量電路,依靠欠采樣電路對(duì)PLL輸出的待測(cè)信號(hào)進(jìn)行采樣。將含有待測(cè)信號(hào)波形特性的欠采樣輸出信號(hào)輸入到抖動(dòng)提取與處理電路,對(duì)抖動(dòng)進(jìn)行提取與處理。按照邊沿對(duì)齊的方式,對(duì)抖動(dòng)引起的跳變過(guò)渡區(qū)中的不穩(wěn)定跳變位進(jìn)行完整提取;并將提取到的抖動(dòng)信息保存到統(tǒng)計(jì)存儲(chǔ)器中,計(jì)算抖動(dòng)信息。

1 鎖相環(huán)抖動(dòng)來(lái)源分析

集成微系統(tǒng)中各芯片間數(shù)據(jù)通路主要包括發(fā)送端(Tx)、互連信道和接收端(Rx)三部分,如圖1所示。在發(fā)送端,抖動(dòng)產(chǎn)生的源頭主要是鎖相環(huán)產(chǎn)生的時(shí)鐘信號(hào)。在傳輸信道中,信號(hào)在通過(guò)構(gòu)成信道的各類(lèi)物理電互連結(jié)構(gòu)時(shí),介質(zhì)損耗、導(dǎo)體損耗、反射和源于其他信道的串?dāng)_,會(huì)導(dǎo)致信號(hào)高頻分量的衰減與畸變[7]。

圖1 數(shù)據(jù)通路Fig.1 Data path

在接收端,時(shí)鐘數(shù)據(jù)恢復(fù)(clock and data recovery,CDR)電路在對(duì)數(shù)據(jù)進(jìn)行恢復(fù)時(shí),其性能直接影響了數(shù)據(jù)的采樣時(shí)刻和判決門(mén)限。抖動(dòng)的來(lái)源主要是CDR電路。作為時(shí)間基準(zhǔn)的PLL需要維持較小的抖動(dòng),并且具有一定的抖動(dòng)跟蹤能力,以確保接收端眼圖的質(zhì)量。微系統(tǒng)內(nèi)部面向各芯片的多路時(shí)鐘分配網(wǎng)絡(luò)的傳輸行為特性往往與數(shù)據(jù)通路相似[8]。

2 鎖相環(huán)電路搭建和抖動(dòng)仿真

在Simulink中對(duì)數(shù)據(jù)通路上作為時(shí)間基準(zhǔn)的PLL電路進(jìn)行建模和仿真,以模擬出真實(shí)工作環(huán)境下的待測(cè)時(shí)鐘信號(hào)。PLL電路基本結(jié)構(gòu)由鑒頻鑒相器(phase and frequency detector,PFD)、電荷泵(charge pump,CP)、低通濾波器(low-pass filter,LPF)、壓控振蕩器(voltage-controlled oscillator,VCO)和分頻器(divider,DIV)等模塊組成,如圖2所示。鎖相環(huán)工作時(shí),輸入的參考信號(hào)Fref和從VCO反饋的信號(hào)Fdiv同時(shí)輸入到PFD中,進(jìn)行頻率和相位的比較。當(dāng)Fref超前于(滯后于)Fdiv的相位時(shí),PFD產(chǎn)生相位脈沖誤差信號(hào)UP(DOWN),控制CP對(duì)LPF進(jìn)行充(放)電,充(放)電電流大小為Icp。Icp會(huì)改變VCO控制電壓Uctrl,進(jìn)而導(dǎo)致VCO輸出信號(hào)Fout的頻率發(fā)生改變。將VCO輸出信號(hào)Fout輸入到DIV中進(jìn)行分頻,得到Fdiv,將其輸入到PFD中與Fref的相位進(jìn)行比較。這樣進(jìn)行多次比較,當(dāng)Fref和Fdiv的相位對(duì)齊,或者存在很小相位差時(shí),系統(tǒng)達(dá)到穩(wěn)定。此時(shí),Uctrl保持穩(wěn)定,鎖相環(huán)輸出信號(hào)Fout的頻率被鎖定在某一頻率點(diǎn)上。

圖2 鎖相環(huán)電路基本結(jié)構(gòu)Fig.2 Basic structure of phase-locked loop circuit

在Simulink中搭建PLL電路的行為級(jí)模型,如圖3所示。

圖3 鎖相環(huán)電路的行為級(jí)模型Fig.3 Behavioral model of phase-locked loop circuit

圖3中,輸入?yún)⒖夹盘?hào)Fref為20 MHz,輸出信號(hào)為1 GHz,分頻比為50。環(huán)路帶寬ωc一般為Fref的1/20～1/10[9],因此選擇ωc為1.5 MHz。相位裕度為60°,滿足系統(tǒng)穩(wěn)定的要求。考慮到面積和功耗,選擇CP的Icp為5 μA。選取VCO的增益Kvco=700 MHz/V,求得LPF的電容、電阻值分別為C0=9.049 6×10-14F、C1=1.17×10-12F、R1=3.384 6×105Ω。對(duì)整體電路進(jìn)行仿真,當(dāng)Uctrl=0.6 V時(shí),環(huán)路的鎖定時(shí)間為2.5 μs,如圖4(a)所示。頻率為1 GHz時(shí)鎖相環(huán)電路Fout的頻譜如圖4(b)所示。該P(yáng)LL電路能夠鎖定,并且工作在穩(wěn)定的頻率上。抖動(dòng)測(cè)量模塊得到抖動(dòng)值為2.394×10-19s。此時(shí)輸出信號(hào)的抖動(dòng)值很小,PLL電路工作在接近理想的狀態(tài)下。

圖4 接近理想狀態(tài)下的鎖相環(huán)電路輸出信號(hào)波形Fig.4 Output signal waveform of phase-locked loop circuit in near ideal state

由于PLL電路各個(gè)子模塊對(duì)輸出總相位噪聲有不同的影響,抖動(dòng)會(huì)隨著相位噪聲的增加而變大。當(dāng)Fout的抖動(dòng)比較小時(shí),噪聲對(duì)輸出波形的影響可以忽略。當(dāng)抖動(dòng)比較大時(shí),會(huì)導(dǎo)致時(shí)序問(wèn)題,影響接收端眼圖的質(zhì)量。由于VCO的增益Kvco、CP的Icp值、LPF的電容電阻值對(duì)環(huán)路中的相位噪聲影響很大,因此可以通過(guò)改變這些參數(shù)得到帶有一定抖動(dòng)的Fout。本文選擇的抖動(dòng)值范圍在14～20 ps之間[6]。當(dāng)抖動(dòng)測(cè)量模塊得到抖動(dòng)值為14 ps時(shí),通過(guò)示波器和頻譜分析儀測(cè)量PLL電路的VCO控制電壓波形和輸出信號(hào)頻譜圖,如圖5所示。Uctrl的波形在0.6 V處持續(xù)振蕩,主頻率仍然在1 GHz。隨著噪聲的增加,邊帶明顯增大,頻譜純度變差,可實(shí)現(xiàn)對(duì)輸出信號(hào)抖動(dòng)值的調(diào)整。

圖5 抖動(dòng)為14 ps時(shí)鎖相環(huán)電路輸出信號(hào)波形Fig.5 Output signal waveform of phase-locked loop circuit when the jitter is 14 ps

3 基于邊沿對(duì)齊的周期抖動(dòng)測(cè)量電路

3.1 欠采樣抖動(dòng)測(cè)量電路原理

欠采樣抖動(dòng)測(cè)量電路主要由欠采樣電路、移位寄存器、計(jì)數(shù)器、抖動(dòng)信息提取與處理模塊、統(tǒng)計(jì)存儲(chǔ)器組等部分組成,如圖6所示。將鎖相環(huán)電路輸出信號(hào)Fout作為測(cè)量電路的待測(cè)信號(hào)Fd。采樣信號(hào)Fs與Fd具有微小的頻率差。整個(gè)電路都用采樣信號(hào)Fs作為同步時(shí)鐘觸發(fā)。

將Fd和Fs同時(shí)輸入到欠采樣電路中。接著,將包含抖動(dòng)信息的欠采樣輸出信號(hào)Qout輸入到移位寄存器中。抖動(dòng)信息提取與處理模塊和計(jì)數(shù)器配合,提取抖動(dòng)信息。并將提取到的并行抖動(dòng)信息保存至統(tǒng)計(jì)存儲(chǔ)器組中進(jìn)行計(jì)算,得到待測(cè)信號(hào)Fd的抖動(dòng)值。

采樣信號(hào)Fs的頻率為fs,周期為T(mén)s,待測(cè)信號(hào)Fd的頻率為fd,周期為T(mén)d,它們之間微小的頻率差轉(zhuǎn)換為周期差ΔT為

(1)

ΔT決定了測(cè)量分辨率R,當(dāng)ΔT足夠小時(shí),R可以達(dá)到ps級(jí)別,因此可以實(shí)現(xiàn)對(duì)Fd的高精度抖動(dòng)測(cè)量。

由于ΔT的存在,經(jīng)過(guò)N個(gè)周期以后就會(huì)累積NΔT的相位差,使得Qout的頻率fout相較于輸入端的fd和fs都降低很多。因此,可以在低頻電路中分析處理更多的高頻信息,提高了抖動(dòng)測(cè)量精度,以較低的測(cè)試成本實(shí)現(xiàn)較高精度的抖動(dòng)測(cè)量。

3.2 基于邊沿對(duì)齊的欠采樣周期抖動(dòng)測(cè)量電路

在Xilinx Vivado環(huán)境中設(shè)計(jì)周期抖動(dòng)測(cè)量電路,如圖7所示。帶有抖動(dòng)的時(shí)鐘信號(hào)Fd作為待測(cè)信號(hào)。Fs作為觸發(fā)器的時(shí)鐘信號(hào)。將Fd輸入到3級(jí)D觸發(fā)器中進(jìn)行欠采樣處理,降低亞穩(wěn)態(tài)對(duì)測(cè)量精度的影響,得到了帶有抖動(dòng)信息的輸出信號(hào)Qout。

圖7 邊沿對(duì)齊的周期抖動(dòng)測(cè)量電路Fig.7 Edge-aligned periodic jitter measurement circuit

將包含抖動(dòng)信息的Qout輸入到抖動(dòng)提取控制器中進(jìn)行狀態(tài)轉(zhuǎn)換。圖8為狀態(tài)轉(zhuǎn)移圖。測(cè)量電路共有4種狀態(tài):當(dāng)Qout為穩(wěn)定0時(shí),電路進(jìn)入等待狀態(tài),此狀態(tài)下計(jì)數(shù)器A處于復(fù)位狀態(tài);當(dāng)Qout出現(xiàn)邏輯1,并檢測(cè)到有0-1跳變位時(shí),計(jì)數(shù)器A的使能端en_a拉高,開(kāi)始計(jì)數(shù),并將計(jì)數(shù)值out_a反饋回控制器中,計(jì)數(shù)器A計(jì)滿結(jié)束計(jì)數(shù),此時(shí)進(jìn)入穩(wěn)定1狀態(tài),計(jì)數(shù)器A進(jìn)入復(fù)位狀態(tài);當(dāng)Qout出現(xiàn)邏輯0,并檢測(cè)到有1-0跳變位時(shí),en_a拉高,計(jì)數(shù)器A開(kāi)始計(jì)數(shù),并將計(jì)數(shù)值反饋回控制器中,當(dāng)計(jì)數(shù)器計(jì)滿結(jié)束計(jì)數(shù),狀態(tài)機(jī)進(jìn)入穩(wěn)定0狀態(tài),如此循環(huán)往復(fù),便可以將帶有抖動(dòng)的Qout的跳變位提取出來(lái),通過(guò)統(tǒng)計(jì)存儲(chǔ)器輸出。

圖8 狀態(tài)轉(zhuǎn)移圖Fig.8 State transition diagram

跳變過(guò)渡區(qū)內(nèi)的不穩(wěn)定跳變位在設(shè)計(jì)時(shí)是一個(gè)預(yù)估值,結(jié)束測(cè)量之后,若發(fā)現(xiàn)計(jì)數(shù)器A不能為Qout信號(hào)的跳變過(guò)渡區(qū)完整計(jì)數(shù),則需要改變R,使跳變過(guò)渡區(qū)的跳變位都能被計(jì)數(shù)器的計(jì)數(shù)值所覆蓋,同時(shí)也避免了資源的浪費(fèi)。采樣的結(jié)束時(shí)刻根據(jù)不同R下的測(cè)量時(shí)間t來(lái)確定。不同R下的測(cè)量時(shí)間t通過(guò)式(2)確定。

(2)

若待測(cè)信號(hào)Fd的頻率fd為1 GHz,即待測(cè)信號(hào)Fd的周期Td為1 ns。根據(jù)式(1)確定Fs的頻率fs。R越大采樣越粗略,R變化范圍選為1.4～2.2 ps[10]。在R為1.4 ps時(shí),采樣信號(hào)Fs的周期為1 001.4 ps,測(cè)量時(shí)間t為12 μs,從式(2)[10]得到測(cè)量周期數(shù)TQ為16.78。在不改變測(cè)量周期數(shù)TQ的情況下,通過(guò)改變R,計(jì)算出不同測(cè)量分辨率下一次測(cè)量所需的測(cè)量時(shí)間t,如表1所示。根據(jù)國(guó)際固態(tài)技術(shù)協(xié)會(huì)(joint electron device engineering council,JEDEC)標(biāo)準(zhǔn)[11]規(guī)定,測(cè)量周期抖動(dòng)時(shí)采樣數(shù)要大于1 000,本設(shè)計(jì)的最低采樣數(shù)為7 640個(gè),符合要求。

表1 fd=1 GHz時(shí)不同測(cè)量分辨率下的計(jì)數(shù)器值和測(cè)量時(shí)間Table 1 Counter values and measurement time at different measurement resolutions when fd=1 GHz

在抖動(dòng)提取的過(guò)程中,需要對(duì)Qout跳變過(guò)渡區(qū)的邊沿位進(jìn)行選擇,并做對(duì)齊處理。中央對(duì)齊和平均對(duì)齊的近似處理引入了大量誤差。常規(guī)的邊沿對(duì)齊方式采用兩個(gè)跳變寄存器連續(xù)保存數(shù)據(jù)的抖動(dòng)信息。當(dāng)出現(xiàn)溢出位時(shí),會(huì)舍棄掉第一個(gè)寄存器的不穩(wěn)定位,而對(duì)齊第二個(gè)寄存器的邊沿位,導(dǎo)致對(duì)跳變過(guò)渡區(qū)的統(tǒng)計(jì)不完整。不同的抖動(dòng)提取技術(shù)對(duì)比如圖9所示。

圖9 不同的抖動(dòng)提取技術(shù)對(duì)比Fig. 9 Comparison of different jitter extraction techniques

為了將抖動(dòng)引起的不穩(wěn)定位完整提取,本文將一次測(cè)量中的多組跳變過(guò)渡區(qū)的數(shù)據(jù),按照邊沿對(duì)齊的方式疊加起來(lái),如圖10所示。

圖10 改進(jìn)的邊沿對(duì)齊方式Fig.10 Improved edge alignment method

采用一個(gè)6位加法計(jì)數(shù)器A作為跳變寄存器A。左側(cè)加粗實(shí)線代表邊沿對(duì)齊的位置,考慮到了信號(hào)邊沿和理想位置的偏移。當(dāng)進(jìn)行0-1跳變時(shí),跳變過(guò)渡區(qū)出現(xiàn)的0為不穩(wěn)定位,通過(guò)邏輯處理將0值變?yōu)?,1值變?yōu)?,從而對(duì)實(shí)際的0值進(jìn)行計(jì)數(shù);當(dāng)進(jìn)行1-0跳變時(shí),跳變過(guò)渡區(qū)出現(xiàn)的1為不穩(wěn)定位,直接對(duì)1值進(jìn)行計(jì)數(shù)。因此,當(dāng)檢測(cè)到第一個(gè)不穩(wěn)定位的1值時(shí),跳變寄存器A開(kāi)始計(jì)數(shù),計(jì)滿為止。對(duì)跳變過(guò)渡區(qū)的不穩(wěn)定位進(jìn)行提取之后,將每組跳變過(guò)渡區(qū)的每一位數(shù)據(jù)都保存到統(tǒng)計(jì)存儲(chǔ)器組中,提高了抖動(dòng)提取精度,減少了抖動(dòng)提取時(shí)間。

統(tǒng)計(jì)存儲(chǔ)器組由64個(gè)存儲(chǔ)器組成。控制器將去除穩(wěn)定0和穩(wěn)定1的跳變過(guò)渡區(qū)的shift_en信號(hào)作為各存儲(chǔ)器的使能端En[i]。當(dāng)某個(gè)存儲(chǔ)器的使能端拉高時(shí),該存儲(chǔ)器的值加1。圖11所示為統(tǒng)計(jì)存儲(chǔ)器組的數(shù)據(jù)保存流程。因此,可以將跳變過(guò)渡區(qū)相同位置的值累加得到待測(cè)信號(hào)的抖動(dòng)值。

圖11 統(tǒng)計(jì)存儲(chǔ)器組的抖動(dòng)數(shù)據(jù)存儲(chǔ)過(guò)程Fig.11 Jitter data storage process of statistics memory group

將統(tǒng)計(jì)存儲(chǔ)器組中的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)CDF_shift,將串行抖動(dòng)數(shù)據(jù)導(dǎo)入到txt文件中,再將該文件導(dǎo)入到Matlab中,通過(guò)式(3)對(duì)串行輸出的抖動(dòng)數(shù)據(jù)求均方根值。

(3)

式中:N為樣本數(shù);Ji為樣本抖動(dòng)值;JRMS為計(jì)算得到的抖動(dòng)均方根值。上述完成了在1 GHz頻率處某一R下對(duì)某一抖動(dòng)值的測(cè)量。通過(guò)測(cè)量電路的測(cè)量結(jié)果與PLL電路的仿真結(jié)果對(duì)比,得出該抖動(dòng)值下的測(cè)量誤差。通過(guò)改變不同的R和注入抖動(dòng)值,得到不同的測(cè)量結(jié)果,進(jìn)而求出1 GHz時(shí)一組數(shù)據(jù)的測(cè)量誤差絕對(duì)值的中位值。

4 測(cè)量結(jié)果與仿真結(jié)果對(duì)比

在Xilinx Vivado平臺(tái)搭建了基于邊沿對(duì)齊的周期抖動(dòng)BIST電路,測(cè)量鎖相環(huán)輸出信號(hào)的抖動(dòng)。待測(cè)信號(hào)Fd的頻率為1 GHz,注入抖動(dòng)值J分別為14 ps、16 ps、18 ps和20 ps,測(cè)量分辨率R分別為1.4 ps、1.6 ps、1.8 ps、2.0 ps和2.2 ps。

電路輸出信號(hào)波形如圖12(a)所示。欠采樣電路的輸出為Qout,可以看出跳變過(guò)渡區(qū)和穩(wěn)定區(qū)。stata[3∶0]采用獨(dú)熱碼作為狀態(tài)轉(zhuǎn)換。en_a為計(jì)數(shù)器的使能端,設(shè)置為高有效。out_a為6位加法計(jì)數(shù)器的輸出。shift_out和shift_en為處于穩(wěn)定區(qū)的跳變過(guò)渡區(qū),為便于觀察,將shift_out作為一組輸出,shift_en作為存儲(chǔ)器的使能端,方便數(shù)據(jù)寫(xiě)入,當(dāng)使能端拉高的時(shí)候?qū)?yīng)的存儲(chǔ)器的值加1。out_cnt接入到存儲(chǔ)器的寫(xiě)地址位上。jitter_cnt記錄每一個(gè)跳變過(guò)渡區(qū)的跳變位的位數(shù)。data記錄了每組數(shù)據(jù)的保存過(guò)程。通過(guò)cycle_cnt周期檢測(cè)信號(hào)計(jì)算測(cè)量電路的測(cè)量時(shí)間,所有的數(shù)據(jù)保存工作都是在周期檢測(cè)結(jié)束之后進(jìn)行。當(dāng)達(dá)到測(cè)量時(shí)間時(shí),cycle_cnt拉低,bist_done測(cè)試完成信號(hào)拉高,接著將統(tǒng)計(jì)存儲(chǔ)器組中的數(shù)據(jù)CDF_shift串行輸出到txt文件中,從而計(jì)算出待測(cè)信號(hào)的抖動(dòng)均方根值。圖12(b)給出了0到0-1跳變過(guò)渡區(qū)的轉(zhuǎn)變放大圖。

圖12 BIST電路測(cè)試結(jié)果圖Fig.12 BIST circuit test results diagram

圖13是對(duì)待測(cè)信號(hào)頻率為1 GHz時(shí)的抖動(dòng)測(cè)量誤差分析,可以看出,隨著注入抖動(dòng)值的不斷增加,測(cè)量誤差不斷變大。與實(shí)際的注入抖動(dòng)值相比,周期抖動(dòng)的平均測(cè)量誤差為2.45%。

圖13 待測(cè)信號(hào)頻率fd=1 GHz時(shí)的測(cè)量誤差Fig.13 The measurement error when the frequency of the measured signal is 1 GHz

用相同的方法分別測(cè)量800 MHz、500 MHz和300 MHz頻率信號(hào)的注入抖動(dòng)值和測(cè)量分辨率對(duì)抖動(dòng)測(cè)量誤差的影響,如圖14所示。隨著信號(hào)頻率的減小,抖動(dòng)測(cè)量誤差不斷增大;在某一個(gè)頻率點(diǎn)處,測(cè)量誤差的整體趨勢(shì)隨著注入抖動(dòng)值的增加而不斷增大,最大測(cè)量誤差不超過(guò)8%。800 MHz、500 MHz和300 MHz信號(hào)的平均測(cè)量誤差分別為2.52%、3.52%和3.65%。該測(cè)試電路可以滿足300 MHz～1 GHz的測(cè)試要求。

圖14 不同待測(cè)信號(hào)頻率的測(cè)量誤差Fig.14 Measurement error of different measured signal frequency

5 結(jié)束語(yǔ)

為實(shí)現(xiàn)對(duì)鎖相環(huán)電路的原位監(jiān)測(cè),對(duì)改進(jìn)的邊沿對(duì)齊欠采樣抖動(dòng)測(cè)試電路技術(shù)開(kāi)展研究,設(shè)計(jì)可集成于微系統(tǒng)內(nèi)部的內(nèi)建自測(cè)試電路,對(duì)模擬真實(shí)工作環(huán)境的輸出信號(hào)抖動(dòng)測(cè)量精度進(jìn)行了評(píng)估。結(jié)果表明,對(duì)1 GHz頻率信號(hào)的周期抖動(dòng)的平均測(cè)量誤差為2.45%,且可以滿足300 MHz～1 GHz信號(hào)的測(cè)試要求。所構(gòu)建的針對(duì)微系統(tǒng)的PLL內(nèi)建自測(cè)試電路性能上可以滿足應(yīng)用需求,為微系統(tǒng)PLL的原位監(jiān)測(cè)提供了一種可行的解決方案。