張 軍, 王鐸榮, 張靈玉, 楊 波

(成都信息工程大學(xué)電子工程學(xué)院,四川 成都 610225)

0 引言

隨著軍事現(xiàn)代化進(jìn)程的加快,各種新型電子系統(tǒng)在現(xiàn)代戰(zhàn)場(chǎng)上得到廣泛應(yīng)用,導(dǎo)致電子偵察困難,體現(xiàn)在以下幾個(gè)方面:頻率范圍寬、信號(hào)樣式多樣、單位時(shí)間內(nèi)接收信息量大。 因此,為滿足現(xiàn)代戰(zhàn)場(chǎng)對(duì)電子偵察接收機(jī)的需求,接收機(jī)應(yīng)該具有瞬時(shí)帶寬大、高靈敏度、高分辨率和多信號(hào)同時(shí)處理的能力。

目前,數(shù)字信道化接收機(jī)的主流信號(hào)處理架構(gòu)由ADC+FPGA+DSP 構(gòu)成,由于現(xiàn)代電磁信號(hào)的干擾復(fù)雜,FPGA 與DSP 的數(shù)據(jù)傳輸受到嚴(yán)重影響。 為提高數(shù)據(jù)傳輸能力,減少誤碼率,將采用Xilinx 公司的集ADC、FPGA 和ARM 為一體的異構(gòu)芯片——Zynq UltraScale+RFSoC,為數(shù)字信道化接收機(jī)提供一種新的信號(hào)處理架構(gòu)。 將時(shí)分復(fù)用技術(shù)[1-4]應(yīng)用于基于多相DFT 的數(shù)字信道化結(jié)構(gòu)[5-8]中,并通過(guò)后續(xù)信號(hào)處理模塊實(shí)現(xiàn)信號(hào)檢測(cè)、脈沖參數(shù)測(cè)量和DMA(direct memory access)數(shù)據(jù)傳輸?shù)裙δ?為軍事信息化技術(shù)的進(jìn)步與發(fā)展提供基礎(chǔ)性保證。

1 數(shù)字信道化基本原理

高速ADC 可為數(shù)字接收機(jī)提供大的監(jiān)視帶寬,同時(shí)也造成ADC 高采樣速率與低速數(shù)字信號(hào)器件處理數(shù)據(jù)能力不匹配的問(wèn)題。 可通過(guò)配置不同的調(diào)諧器、原型濾波器和抽取器的多路DDC 并行信道化結(jié)構(gòu)實(shí)現(xiàn)對(duì)整個(gè)頻帶的監(jiān)視,但當(dāng)子信道數(shù)目的快速增加時(shí),原型濾波器導(dǎo)致資源量損耗急劇上升。 為解決數(shù)據(jù)率不匹配和FPGA 硬件資源消耗過(guò)大的問(wèn)題,提出多路DDC 并行信道化結(jié)構(gòu)的高效實(shí)現(xiàn)結(jié)構(gòu)。

在多路DDC 并行信道化結(jié)構(gòu)中,直接限定數(shù)控振蕩器的輸出頻率,其所得一般結(jié)構(gòu)中的原型濾波器對(duì)ADC 輸出所有數(shù)據(jù)點(diǎn)進(jìn)行混頻和濾波處理,而子信道輸出點(diǎn)數(shù)只有ADC 數(shù)據(jù)點(diǎn)數(shù)的1/M,導(dǎo)致數(shù)字信道化的一般結(jié)構(gòu)浪費(fèi)大量的FPGA 資源。 推導(dǎo)得出基于多相DFT 的數(shù)字信道化結(jié)構(gòu),其結(jié)構(gòu)框圖如圖1 所示。

圖1 基于多相DFT 的數(shù)字信道化結(jié)構(gòu)

2 基于時(shí)分復(fù)用的數(shù)字信道化接收機(jī)的實(shí)現(xiàn)

2.1 主要芯片介紹

本設(shè)計(jì)是基于Xilinx 新一代SOC 芯片Zynq Ultrascale+ RFSoC 實(shí)現(xiàn)[14-16],其主要結(jié)構(gòu)由可編程邏輯單元(programmable logic)、4 個(gè)Cortex-A53 內(nèi)核和Cortex-R5 內(nèi)核所組成的ARM 微處理單元、8 個(gè)12 位4.096 GSPS 的ADC 和8 個(gè)14 位6.554 GSPS 的DAC組成,該款芯片可為開(kāi)發(fā)者提供一個(gè)快速、全面的RF模數(shù)信號(hào)鏈原型設(shè)計(jì)平臺(tái)。

ZYNQ RFSoC 架構(gòu)可縮短產(chǎn)品研發(fā)時(shí)間。 Vivado軟件集成了可用于PL 和PS 通信的IP 核,節(jié)約了開(kāi)發(fā)時(shí)間和人力成本,單芯片解決方案通過(guò)內(nèi)部互聯(lián)進(jìn)行通信,省去FPGA 與外部處理器之間的約束。 單芯片內(nèi)部的互聯(lián)通信在提高接口帶寬的同時(shí),也提高了數(shù)據(jù)傳輸?shù)陌踩€(wěn)定性、降低數(shù)據(jù)傳輸?shù)恼`碼率。

2.2 數(shù)字信道化接收機(jī)工作流程

設(shè)計(jì)的數(shù)字信道化接收機(jī)的工作流程如圖2 所示。 模擬中頻信號(hào)經(jīng)采樣率為2.4 GHz 的ADC 采樣后得到300 MHz 的串行數(shù)據(jù),并通過(guò)串并轉(zhuǎn)換為并行的數(shù)字信號(hào),將并行32 路的數(shù)據(jù)以及隨路時(shí)鐘傳給信道化模塊,信道化模塊將基帶信號(hào)傳輸給信號(hào)檢測(cè)模塊、前沿測(cè)頻和估計(jì)模塊,分別實(shí)現(xiàn)對(duì)32 個(gè)子道做信號(hào)檢測(cè)和測(cè)量信道內(nèi)脈沖信號(hào)前沿的載頻。 最終將信道編號(hào)、脈沖寬度(PW)、脈沖重復(fù)周期(PRI)、信號(hào)前沿載頻值和128 點(diǎn)基帶IQ 組成數(shù)據(jù)組幀,通過(guò)AXI DMA 傳輸至PS 端等待后續(xù)處理。

圖2 數(shù)字信道化接收機(jī)的工作流程圖

2.3 基于時(shí)分復(fù)用的數(shù)字信道化接收機(jī)應(yīng)用

為減少硬件乘法器的使用,引入時(shí)分復(fù)用技術(shù),設(shè)計(jì)基于時(shí)分復(fù)用的多相DFT 數(shù)字信道化接收機(jī)。

2.3.1 基于時(shí)分復(fù)用的多相濾波器的FPGA 設(shè)計(jì)與仿真

本文研究的雷達(dá)信號(hào)數(shù)字接收機(jī)需要較高的相位,故采用通帶和阻帶50%交疊的線性相位的FIR 型數(shù)字濾波器作為多相濾波器組。 將原型濾波器進(jìn)行32 相分解所得的高效數(shù)字信道化結(jié)構(gòu),其第k路FIR濾波器高效實(shí)現(xiàn)結(jié)構(gòu)如圖3 所示。

圖3 第k 路FIR 濾波器的高效實(shí)現(xiàn)結(jié)構(gòu)

基于時(shí)分復(fù)用的FIR 多相濾波器組的FPGA 實(shí)現(xiàn)的框圖如圖4 所示。 將兩個(gè)4 選1 的數(shù)據(jù)選擇器對(duì)子信道32 組的數(shù)據(jù)及抽頭系數(shù)進(jìn)行抽取選擇,傳輸給FIR 濾波器組進(jìn)行處理輸出數(shù)據(jù),延時(shí)模塊將數(shù)據(jù)時(shí)序?qū)R。

圖4 基于時(shí)分復(fù)用的多相濾波器組

2.3.2 基于時(shí)分復(fù)用的并行FFT 設(shè)計(jì)

為實(shí)現(xiàn)信號(hào)快速處理,FFT 模塊采用多級(jí)流水線設(shè)計(jì)。 本文采用二維FFT 方法實(shí)現(xiàn)基于時(shí)分復(fù)用的32 點(diǎn)并行FFT,其實(shí)現(xiàn)框圖如圖5 所示。

圖5 基于時(shí)分復(fù)用的32 點(diǎn)并行FFT

文中,基于時(shí)分復(fù)用的32 點(diǎn)并行FFT,工作于300 MHz,則子信道可進(jìn)行4 次采樣。 對(duì)于第二級(jí)16點(diǎn)并行FFT,需要2 個(gè)基4FFT 完成32 路信號(hào)的處理。對(duì)于2 點(diǎn)FFT 而言,需要4 個(gè)基2FFT 即可完成信號(hào)的處理。 因此,基于時(shí)分復(fù)用的32 點(diǎn)FFT 共耗用30個(gè)DSP48E2,節(jié)約硬件資源。

2.4 CORDIC 模塊

通過(guò)對(duì)CORDIC 算法[17-18]研究,本文采用Xilinx的CORDIC IP 核來(lái)計(jì)算信號(hào)的瞬時(shí)幅度及瞬時(shí)相位,配置好IP 核的參數(shù)和數(shù)據(jù)轉(zhuǎn)換格式,并仿真CORDIC IP 輸出相位phase 和幅度amplitude,如圖6 所示。 由圖6 可知,CORDIC IP 輸出的相位在多個(gè)信號(hào)周期內(nèi)是不連續(xù)的,發(fā)生了相位模糊,致使測(cè)頻錯(cuò)誤。

圖6 CORDIC IP 的仿真圖

本文采用相位差分測(cè)頻法來(lái)解決相位模糊問(wèn)題以及滿足系統(tǒng)實(shí)時(shí)性需求,使用CORDIC 算法對(duì)數(shù)字信道化結(jié)構(gòu)的輸出求瞬時(shí)頻率,并對(duì)瞬時(shí)頻率做防脈沖平均值濾波,再做均值便可解決相位模糊問(wèn)題。

2.5 信號(hào)檢測(cè)模塊

鑒于ADC 采集數(shù)據(jù)時(shí)可能產(chǎn)生干擾以及信道化器固有的“兔耳效應(yīng)”,本文將中值濾波算法和防脈沖干擾平均值濾波算法相結(jié)合對(duì)雷達(dá)信號(hào)進(jìn)行檢測(cè),其檢測(cè)的流程圖如圖7 所示。 首先,32 組基帶數(shù)據(jù)通過(guò)CORDIC 模塊得到信號(hào)瞬時(shí)幅度,并分兩路送至防脈沖平均值濾波模塊和自適應(yīng)門限模塊得到32 組信號(hào)幅度和自適應(yīng)檢測(cè)門限。 其次,將所得幅度與門限作比較,若幅度大于門限則輸出“1”,否則輸出“0”。 此時(shí)完成第一次檢測(cè)。 為降低信號(hào)檢測(cè)的誤檢概率,需對(duì)信號(hào)進(jìn)行二次檢測(cè),最后經(jīng)過(guò)檢波脈沖修正后得到信號(hào)的檢波脈沖[19-20]。

圖7 雷達(dá)信號(hào)檢測(cè)的流程圖

2.6 數(shù)據(jù)組幀傳輸至PS 端

為避免在不同時(shí)間點(diǎn)獲得的脈沖參數(shù)產(chǎn)生錯(cuò)亂,采用流水緩存設(shè)計(jì)方法,將抽取的基帶信號(hào)IQ 分量、PW、PRI 和脈沖前沿頻率進(jìn)行統(tǒng)一編碼形成數(shù)據(jù)幀。在獲取到需要的數(shù)據(jù)幀后,使用Vivado 中的AXI DMA IP 核來(lái)實(shí)現(xiàn)將數(shù)據(jù)從PL 端傳輸至PS 端。 使用AXI Stream 協(xié)議DMA 可以直接訪問(wèn)內(nèi)存,既減少了CPU的資源占用,又提高了傳輸數(shù)據(jù)的速度。

3 數(shù)字信道化接收機(jī)的軟硬件及系統(tǒng)測(cè)試

本文數(shù)字信道化接收機(jī)是基于Xilinx 新一代SOC芯片Zynq Ultrascale+ RFSoC 實(shí)現(xiàn)時(shí)分復(fù)用的數(shù)字信道化,數(shù)字信道化器資源耗用118 個(gè)DSP48E2,使用較少的硬件乘法器。 接收機(jī)系統(tǒng)測(cè)試的流程如圖8 所示。 信號(hào)源輸出的信號(hào)經(jīng)過(guò)線纜輸送至中頻數(shù)字信號(hào)處理板的ADC 輸入端,然后信號(hào)處理板運(yùn)行算法并通過(guò)集成于FPGA 內(nèi)部的邏輯分析儀ILA 捕獲和顯示FPGA 的實(shí)時(shí)信號(hào)。

圖8 測(cè)試流程圖

3.1 數(shù)字信道化結(jié)構(gòu)輸出測(cè)試

使用信號(hào)源模擬頻率1666 MHz、脈寬2 μs、脈沖重復(fù)周期5 μs、信號(hào)功率為-20 dBm的中頻信號(hào),對(duì)基于時(shí)分復(fù)用的數(shù)字信道化結(jié)構(gòu)進(jìn)行測(cè)試,使用ILA 捕獲的輸出波形如圖9 所示。 由圖9 可知,ch19_dout 幅值要大于ch20_dout,表明第20 子信道的信號(hào)是由第19子信道外泄所產(chǎn)生的,避免發(fā)生混疊現(xiàn)象。 因此,本文的數(shù)字信道化器能正確地將時(shí)域重疊的信號(hào)提取出來(lái),剔除虛假信號(hào)解決信道模糊問(wèn)題。

圖9 數(shù)字信道化結(jié)構(gòu)的輸出

3.2 信號(hào)檢測(cè)模塊測(cè)試

將數(shù)字信道化結(jié)構(gòu)輸出的32 路IQ 信號(hào)傳輸至檢測(cè)模塊,可得到ILA 抓取結(jié)果如圖10 所示。 其中,ch19_ampli_dout 是經(jīng)防脈沖平均濾波算法產(chǎn)生的平滑信號(hào),auto_thresh 表示信號(hào)的自適應(yīng)檢測(cè)門限;first_detect 為第一次檢波脈沖;ch_dout_valid 表示的數(shù)字信道化結(jié)構(gòu)輸出檢波信號(hào)。

圖10 數(shù)字信道化輸出的信號(hào)檢測(cè)

由以上分析可知,防脈沖濾波算法和中值濾波算法能有效地消除信號(hào)的隨機(jī)噪聲和脈沖干擾。 對(duì)信號(hào)進(jìn)行二次檢波可避免由子信道產(chǎn)生的幅度波動(dòng),提高雷達(dá)信號(hào)檢測(cè)的準(zhǔn)確性。

3.3 PW 和PRI 的測(cè)試

測(cè)試環(huán)境:信號(hào)源產(chǎn)生信號(hào)頻率為1340MHz、功率為-20 dBm 的中頻模擬信號(hào)。 脈沖寬帶PW 和脈沖重復(fù)周期PRI 的仿真結(jié)果如圖11 所示。

由數(shù)字信道化接收機(jī)仿真結(jié)果可知,當(dāng)信號(hào)PW<1 ms時(shí),其誤差<100 ns,PRI 的測(cè)量誤差<100 ns;當(dāng)信號(hào)1 ms

3.4 測(cè)頻精度測(cè)試

FFT 測(cè)頻模塊對(duì)頻率為1250 ～2350 MHz、頻率步進(jìn)為100 MHz及功率為-30 dBm的中頻模擬信號(hào)進(jìn)行頻率測(cè)試的結(jié)果如表1 所示。 由表1 可知,FFT 測(cè)頻的最大偏差為4.5 kHz,滿足信號(hào)載頻測(cè)量精度≤0.1 MHz的設(shè)計(jì)指標(biāo)。

表1 脈沖前沿頻率及測(cè)頻誤差

3.5 DMA 數(shù)據(jù)傳輸測(cè)試

數(shù)據(jù)傳輸方面,首先,AXI FIFO 緩存組幀數(shù)據(jù)并輸出。 其次,通過(guò)DMA IP 核將數(shù)據(jù)傳輸至PS 端的DDR 中,如圖12 所示。 由圖12 可知,接收緩存區(qū)的首地址0x01300000 緩存的正是數(shù)據(jù)幀的幀頭,說(shuō)明PS 端已正確接收到來(lái)自PL 端的數(shù)據(jù),驗(yàn)證了軟件設(shè)計(jì)的有效性。

圖12 PS 端DDR 中的數(shù)據(jù)

4 結(jié)束語(yǔ)

結(jié)合實(shí)際工程需求,完成了基于多相DFT 的數(shù)字信道化接收機(jī)的實(shí)現(xiàn)。 采用多路DDC 并行信道化結(jié)構(gòu)對(duì)各個(gè)模塊的參數(shù)進(jìn)行限定,并推導(dǎo)得出基于多相DFT 的數(shù)字信道化結(jié)構(gòu)。 同時(shí),將時(shí)分復(fù)用的技術(shù)引入到基于多相DFT 的數(shù)字信道化結(jié)構(gòu),設(shè)計(jì)并實(shí)現(xiàn)了單通道的32 路基于時(shí)分復(fù)用的數(shù)字信道化結(jié)構(gòu),有效降低了硬件乘法器的耗用量,提高系統(tǒng)的整體工作性能和實(shí)效性。 同時(shí),對(duì)各個(gè)模塊進(jìn)仿真測(cè)試以及對(duì)整體接收機(jī)進(jìn)行測(cè)試的結(jié)果表明該結(jié)構(gòu)在FPGA 上實(shí)現(xiàn)的可行性以及實(shí)用性,達(dá)到了項(xiàng)目的預(yù)期指標(biāo)。